一种基于锁相及移相校准合并单元测试仪时钟误差的装置和方法

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1.一种基于锁相及移相校准合并单元测试仪时钟误差的装置，其用于校准合并单元测试仪的对时误差和守时误差，所述装置包括：标准时钟，其用于输入校准合并单元测试仪时钟误差的标准时钟信号；第一时钟转换单元，其用于将输入的标准时钟信号转换成秒脉冲PPS信号；第二时钟转换单元，其用于将待测合并单元测试仪时钟输出模块输出的时钟信号转换成待检测光PPS信号或者电PPS信号，其中，当待测合并单元测试仪时钟输出模块输出时钟信号达到固定时间后，断开待测合并单元测试仪的时钟输出信号；锁相时钟，其采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在PPS信号的上升沿，其中，当待测合并单元测试仪的时钟输出信号断开时，锁相时钟进入守时模式，锁相时钟根据标准时钟输出的标准时钟信号继续输出锁相PPS信号；时钟偏移单元，其用于设定额外时钟偏移，并输出时钟偏移值；第三时钟转换单元，其用于将时钟偏移单元输出的时钟偏移值转换为串行时间码IRIG_B码、光PPS信号或者电PPS信号，并将转换后的信号传输至待测合并单元测试仪的时钟输入模块；待测合并单元测试仪的时钟测试模块对时钟输入信号和时钟输出信号进行误差计算即可得出合并单元测试仪的对时误差；当锁相时钟进入守时模式时，待测合并单元测试仪的时钟测试模块对接收到的时钟输入信号和自身的时钟输出信号进行误差计算即可得出合并单元测试仪的守时误差。