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FPGA的电路设计方法、ASIC原型验证方法及设计装置
摘要文本
本申请提供一种FPGA的电路设计方法、ASIC原型验证方法及设计装置，所述方法包括：在多个FPGA的电路设计过程中例化目标ASIC中的控制寄存器列表以得到多个FPGA中各个FPGA各自对应的结构一致的目标控制寄存器列表；在各个FPGA的电路设计过程中将控制寄存器列表对应的控制总线进行复制以得到各个FPGA各自对应的目标控制总线；将各个FPGA各自对应的目标控制总线进行串联以得到各个FPGA各自对应的总线连接关系数据，以使得用户基于各个FPGA各自对应的设计好的目标控制寄存器列表、目标控制总线和总线连接关系数据生成各个FPGA。本申请能够有效降低控制寄存器列表划分的复杂度，进而有效地对ASIC进行原型验证。
申请人信息
- 申请人:中科驭数(北京)科技有限公司
- 申请人地址:100089 北京市海淀区北清路81号院一区4号楼14层1401室
- 发明人: 中科驭数(北京)科技有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | FPGA的电路设计方法、ASIC原型验证方法及设计装置 |
| 专利类型 | 发明申请 |
| 申请号 | CN202311420382.9 |
| 申请日 | 2023/10/30 |
| 公告号 | CN117709261A |
| 公开日 | 2024/3/15 |
| IPC主分类号 | G06F30/34 |
| 权利人 | 中科驭数(北京)科技有限公司 |
| 发明人 | 徐龙 |
| 地址 | 北京市海淀区北清路81号院一区4号楼14层1401室 |
专利主权项内容
1.一种FPGA的电路设计方法，其特征在于，包括：在多个FPGA的电路设计过程中例化目标ASIC中的控制寄存器列表以得到所述多个FPGA中各个FPGA各自对应的结构一致的目标控制寄存器列表；其中，各个FPGA的所述目标控制寄存器列表调用各自需要的控制寄存器实现不同的功能；在各个所述FPGA的电路设计过程中将所述控制寄存器列表对应的控制总线进行复制以得到各个所述FPGA各自对应的目标控制总线；将各个所述FPGA各自对应的所述目标控制总线进行串联以得到各个所述FPGA各自对应的总线连接关系数据，以使得用户基于各个所述FPGA各自对应的设计好的目标控制寄存器列表、目标控制总线和总线连接关系数据生成各个所述FPGA。。