一种基于FPGA的高速ADC性能测试系统及方法

专利主权项内容

1.一种基于FPGA的高速ADC性能测试系统，其特征在于，包括快速傅里叶变换控制状态机、快速傅里叶变换IP核、数据发送控制状态机和性能测试模块，所述性能测试模块包括信噪比SNR计算单元和有效位ENOB计算单元；所述快速傅里叶变换控制状态机与快速傅里叶变换IP核连接，所述快速傅里叶变换IP核与信噪比SNR计算单元连接，所述快速傅里叶变换控制状态机和快速傅里叶变换IP核分别通过FIFO IP核与数据发送控制状态机连接，所述数据发送控制状态机与性能测试模块连接；FIFO IP核用于实现数据存储和数据跨时钟域变换；所述信噪比SNR计算单元包括从前至后依次设置的乘法器IP核、除法器IP核、定点转浮点数IP核、浮点取自然对数IP核和浮点除法IP核；所述有效位ENOB计算单元包括从前至后依次设置的浮点减法IP核和浮点除法IP；所述信噪比SNR计算单元的输出端与有效位ENOB计算单元的浮点减法IP核连接；所述测试系统运行包括以下步骤：步骤S1：上位机下发运算标志和通道选择标志至快速傅里叶变换控制状态机，快速傅里叶变换IP核退出复位状态，进入准备状态；步骤S2：当快速傅里叶变换IP核输出的准备好信号FFT_S_Ready拉高时，快速傅里叶变换控制状态机向 FIFO IP核依次送入2048个ADC采样数据，将其转换为50MHz时钟数据输入并送入数据发送控制状态机；同时向快速傅里叶变换IP核输入该2048个ADC采样数据，并在最后一个ADC采样数据输入时将输入最后一个数据标志FFT_S_Tlast置高，然后进入快速傅里叶变换控制状态机最后一步，等待快速傅里叶变换IP核输出2048个运算结果数据；步骤S3：当快速傅里叶变换IP核输出有效运算结果数据时，输出数据有效指示FFT_M_Valid将会被拉高，根据FFT_M_Valid信号将快速傅里叶变换IP核输出的2048个数据依次送入FIFO IP核，将其转换为50MHz时钟数据输入并送入数据发送控制状态机；步骤S4：当快速傅里叶变换IP核输出最后一个运算结果数据时，输出最后一个数据标志FFT_M_Tlast将会被置高，此时快速傅里叶变换控制状态机跳转回默认状态并控制快速傅里叶变换IP核进入复位状态，等待下一次上位机下发运算标志和通道选择标志，此时若需计算信噪比SNR及有效位ENOB则进入步骤S5；步骤S5：基于信噪比SNR计算单元，利用量化后的ADC底噪数据和量化后的ADC满量程值进行计算，ADC的信噪比SNR计算公式如下：
(1)其中：Full为当前ADC芯片满量程值；N为当前ADC芯片采样位数；a和b分别为将ADC采样得到的2048个底噪数据进行快速傅里叶变换，取变换后的第1至第1023个数据的实部值和虚部值，其中a和b为当前变换的直流分量，直接舍弃；nn00步骤S6：基于有效位ENOB计算单元，ADC的有效位ENOB计算公式如下：
(2)。