一种用于平衡性能与面积的数字ASIC串并结合乘法器

专利主权项内容

1.一种用于平衡性能与面积的数字ASIC串并结合乘法器，其特征在于，包括串行乘法计数器模块、操作数多路选择模块和并行乘法器模块，所述串行乘法计数器模块、操作数多路选择模块和并行乘法器模块依次连接，其中，串行乘法计数器模块在每个时钟周期内产生递增的数字点数，并作为选择条件控制操作数多路选择模块输出乘数和被乘数，所述并行乘法器模块接收乘数和被乘数完成乘法计算并输出乘法结果；所述串行乘法计数器模块包括计数器电路和多路选择MUX3电路，所述计数器电路用于上电后循环产生周期点数，所述点数用于多路选择MUX3电路的多路选择输入，以控制串行乘法计数器模块的行进方向；所述操作数多路选择模块包括多路选择MUX1电路和多路选择MUX2电路，所述多路选择MUX1电路用于将输入的M1位宽被乘数按N1个多路选择条件等分，所述多路选择MUX2电路用于将输入的M2位宽乘数按N2个多路选择条件等分；所述多路选择MUX1电路的case1端与多路选择MUX3电路的输出端相连接，根据case1端输入信号的不同，选择被乘数的不同位作为输出；所述多路选择MUX2电路的case2端与多路选择MUX3电路的输出端相连接，根据case2端输入信号的不同，选择乘数的不同位作为输出；所述并行乘法器模块为依赖于综合库指定或定制IP，选择在一个时钟周期内完成并行乘法运算的乘法器，且不同位宽的并行乘法器的类型需一致；所述并行乘法器模块的位宽选择为：根据数据采样率fs与时钟频率fclk计算其倍数关系h，所述的倍数关系h计算公式如下：h=fclk/fs；其中，h为最大串行复用乘法器的周期数，根据周期数选择最小位宽并行乘法器；所述并行乘法器模块包括乘法器电路与累加和电路，所述乘法器电路的被乘数与乘数分别由多路选择MUX1电路与多路选择MUX2电路的输出接入，所述累加和电路完成当前乘法器电路输出位的累加与低位乘法结果的进位加法作为当前位的乘法结果输出，并产生进位，从而依次完成从最低位到最高位的运算；所述累加和电路采用临时寄存器存储乘法结果，通过控制累加和电路的复用，在当前位完成乘法结果后产生相应位宽的输出。