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通道总线仲裁电路、加速装置、方法、系统、装置及介质
摘要文本
本发明公开了一种通道总线仲裁电路、加速装置、方法、系统、装置及介质，涉及数据处理领域，用于解决多个通道总线对待访问存储器进行访问时浪费时间周期的问题。该方案为各通道总线设置了优先级，控制电路按照预设通道优先级的顺序将各通道总线传输的访问请求通过第一多路复用器存储至第一内存电路，待访问存储器按照存储顺序依次处理访问请求，对多个通道总线发送的访问请求进行有效的协调和管理，可确保各访问请求均被处理，避免访问的混乱和冲突，避免在切换通道时导致的时钟周期浪费问题，减少待访问存储器的等待时间，有效利用待访问存储器的带宽，此外使用硬件电路来实现相比于软件逻辑而言还可以降低信号传输的延迟。
申请人信息
- 申请人:浪潮电子信息产业股份有限公司
- 申请人地址:250000 山东省济南市高新区草山岭南路801号9层东侧
- 发明人: 浪潮电子信息产业股份有限公司
专利详细信息
| 项目 | 内容 |
|---|---|
| 专利名称 | 通道总线仲裁电路、加速装置、方法、系统、装置及介质 |
| 专利类型 | 发明申请 |
| 申请号 | CN202410230114.9 |
| 申请日 | 2024/2/29 |
| 公告号 | CN117807000A |
| 公开日 | 2024/4/2 |
| IPC主分类号 | G06F13/16 |
| 权利人 | 浪潮电子信息产业股份有限公司 |
| 发明人 | 刘钧锴; 王彦伟; 鲁璐 |
| 地址 | 山东省济南市高新区草山岭南路801号9层东侧 |
专利主权项内容
1.一种通道总线仲裁电路，其特征在于，包括控制电路、第一多路复用器和第一内存电路；多个通道总线与所述第一多路复用器的多个输入端一一对应连接，多个所述通道总线与多个加速功能单元一一对应连接，所述第一多路复用器的输出端与所述第一内存电路的一端连接，所述第一内存电路的另一端与待访问存储器连接，所述控制电路与所述第一多路复用器的控制端连接；所述控制电路用于监测各个所述通道总线发送的访问请求，并根据预设通道优先级的顺序调整所述第一多路复用器中导通的通道，以将各个所述访问请求依次存储至所述第一内存电路中，以便所述待访问存储器按照存储的顺序依次处理所述第一内存电路中的多个所述访问请求。