一种锁相环电路、系统及锁相环锁定时间的确定方法

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本发明公开了一种锁相环电路、系统及锁相环锁定时间的确定方法，涉及集成电路测试技术领域。时钟发生器与时钟缓冲器连接，用于获取当前调制深度对应的时钟信号；时钟缓冲器与锁相环插件连接；控制器分别与时钟缓冲器和锁相环插件连接。本发明通过控制器抓取信号以得到精准的第一时间和第二时间，相对于当前的人为抓取时间确定的PLL锁定时间，避免出现偏差，提高抓取信号的精准性和后续评估锁定能力的准确性，减少延时时间，提高抓取效率。另外，不同调制深度下对应的不同的预设锁定场景，使得本发明覆盖的锁定场景全面化，保证电路系统正常。