1.本发明涉及通信领域，具体而言，涉及一种降噪电路及方法、显示装置。


背景技术：

2.阵列基板行驱动(gate driver on array，简称为goa)驱动电路是利用液晶显示器阵列制程将行(gate)扫描驱动信号电路制作在阵列基板上来实现对像素单元的逐行驱动扫描。goa驱动电路不仅能够减少外接集成电路的焊接工序，提高集成度，还可以提升产能降低生产成本，是中小尺寸液晶显示产品(例如手机)的首选。
3.但是传统的goa驱动电路中，驱动晶体管阈值电压(vth)不均匀而且消除goa驱动电路中的会出现电容耦合效应，导致gate output输出异常，从而导致显示屏显示不稳定和错充电的现象。
4.针对相关技术中，goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题，尚未提出有效的解决方案。


技术实现要素：

5.本发明实施例提供了一种降噪电路及方法、显示装置，以至少解决相关技术中，goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题。
6.根据本发明实施例的一个实施例，提供了一种降噪电路，包括：输入电路，与所述输入电路串联的降噪电路，与所述降噪电路串联的输出电路；其中，所述降噪电路包括：第一降噪电路，与所述第一降噪电路并联连接的第二降噪电路；所述第一降噪电路包括：至少两个第一控制电路，且所述至少两个第一控制电路均与上拉结点连接，所述至少两个第一控制电路中的至少一个第一控制电路与所述输入电路的输入信号端连接，且所述至少两个第一控制电路中的另外至少一个第一控制电路用于为所述上拉结点降噪；所述第二降噪电路包括：至少两个第二控制电路，且所述至少两个第二控制电路均与所述输出电路的输出结点连接，所述至少两个第二控制电路中的至少一个第二控制电路与所述输入电路的第一时钟信号端连接，且所述至少两个第二控制电路中的另外至少一个第二控制电路用于为所述输出结点降噪。
7.在本发明实施例中，通过增加第一降噪电路，与所述第一降噪电路并联连接的第二降噪电路，为上拉结点和输出结点进行放电，实现降噪，进而可以改善goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题。
8.在一个示例性实施例中，所述降噪电路还包括：所述第三降噪电路包括：至少两个第三控制电路，且所述至少两个第三控制电路均与第一下拉结点连接，所述至少两个第三控制电路中的至少一个第三控制电路与所述输入电路的第二时钟信号端连接，且所述至少两个第三控制电路中的另外至少一个第三控制电路用于为所述第一下拉结点降噪；所述第四降噪电路包括：至少两个第四控制电路，且所述至少两个第四控制电路均与第二下拉结点连接，所述至少两个第四控制电路中的至少一个第四控制电路与第二时钟信号端连接，
且所述至少两个第四控制电路中的另外至少一个第四控制电路用于为所述第二下拉结点降噪。
9.在本发明实施例中，通过增加与所述第二降噪电路并联连接的第三降噪电路，与所述第三降噪电路并联连接的第四降噪电路，为第一下拉结点、第二下拉结点进行放电，实现降噪，进而可以改善goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题。
10.在一个示例性实施例中，所述第一降噪电路包括：第一晶体管，第二晶体管，第十晶体管，第十三晶体管，其中，所述第一晶体管与所述第十三晶体管并联，所述第二晶体管与所述第十三晶体管并联，所述第一晶体管和所述第十三晶体管均与所述输入信号端连接，所述第二晶体管和所述第十晶体管均与公共接地端vss连接。
11.在本发明实施例中，第一降噪电路包括：第一晶体管，第二晶体管，第十晶体管，第十三晶体管，在所述第一晶体管和第十三晶体管为上拉结点充电，第二晶体管，第十晶体管，第十三晶体管为上拉结点放电，进而实现对上拉结点进行降噪。
12.在一个示例性实施例中，所述第二降噪电路包括：第三晶体管，第四晶体管，第十一晶体管和第十二晶体管，其中，所述第四晶体管，第十一晶体管和第十二晶体管并联连接，所述第三晶体管与所述第二时钟信号端连接，所述第四晶体管，第十一晶体管和第十二晶体管并联连接均与公共接地端vss连接。
13.在本发明实施例中，第二降噪电路包括：第三晶体管，第四晶体管，第十一晶体管和第十二晶体管，所述第三晶体管为输出结点充电，第四晶体管，第十一晶体管和第十二晶体管为输出结点放电，进而实现对输出结点进行降噪。
14.在一个示例性实施例中，所述第三降噪电路包括：第八晶体管和第九晶体管，其中，所述第九晶体管与所述第二时钟信号端连接，与所述第八晶体管与公共接地端vss连接。
15.在本发明实施例中，第九晶体管为第一下拉结点进行充电，使得第一下拉结点为高电平，第八晶体管与公共接地端vss连接，为第一下拉结点进行放电，进而实现对第一下拉结点进行降噪。
16.在一个示例性实施例中，所述第四降噪电路包括：第五晶体管和第六晶体管，其中，所述第五晶体管与所述第二时钟信号端连接，所述第六晶体管与公共接地端vss连接。
17.在本发明实施例中，第五晶体管为第二下拉结点进行充电，使得第二下拉结点为高电平，第六晶体管与公共接地端vss连接，为第二下拉结点进行放电，进而实现对第二下拉结点进行降噪。
18.在一个示例性实施例中，所述降噪电路还包括：电容，所述电容分别与所述上拉结点和所述输出结点连接。
19.在本发明实施例中，由于电容具有自举作用，电容可以使为上拉结点充电，以及开启第八晶体管和第六晶体管。
20.根据本发明实施例的另一个实施例，提供了一种降噪方法，应用于上述降噪电路，包括：确定所述第一时钟信号端的第一电平，所述第二时钟信号端的第二电平和所述输入信号端的第三电平；根据所述第一电平，所述第二电平和所述第三电平确定所述第一降噪电路，所述第二降噪电路，所述第三降噪电路和所述第四降噪电路中开启的部分晶体管；通
过所述部分晶体管为以下至少之一结点降噪：所述上拉结点，所述第一下拉结点，所述第二下拉结点，所述输出结点。
21.在本发明实施例中，输入电路与降噪电路串联，通过输入电路的时钟信号，开启第一降噪电路，第二降噪电路，第三降噪电路，第四降噪电路中的部分晶体管，进行为上拉结点、第一下拉结点、第二下拉结点、输出结点进行放电，实现降噪，进而可以改善goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题。
22.在一个示例性实施例中，根据所述第一电平，所述第二电平和所述第三电平确定所述第一降噪电路，所述第二降噪电路，所述第三降噪电路和所述第四降噪电路中开启的部分晶体管，包括：在第一降噪阶段，所述第二电平为高电平，所述第一电平为低电平，以及所述第三电平为低电平的情况下，确定所述第一降噪电路中的第十晶体管和第十三晶体管，所述第二降噪电路中的第十一晶体管和第十二晶体管，所述第三降噪电路中的第九晶体管，所述第四降噪电路中的第五晶体管为所述部分晶体管；在复位阶段，所述第二电平为低电平，所述第一电平为高电平，以及所述第三电平为低电平的情况下，确定所述第四降噪电路中的第五晶体管为所述部分晶体管；在第二降噪阶段，所述第二电平为高电平，所述第一电平为低电平，以及所述第三电平为高电平的情况下，确定所述第一降噪电路中的第一晶体管和第十三晶体管，所述第二降噪电路中的第三晶体管和第十二晶体管，所述第三降噪电路中的第八晶体管和第九晶体管，所述第四降噪电路中的第六晶体管为所述部分晶体管；在第三降噪阶段，所述第二电平为低电平，所述第一电平为高电平，以及所述第三电平为低电平的情况下，确定所述第二降噪电路中的第三晶体管，所述第三降噪电路中的第八晶体管，所述第四降噪电路中的第六晶体管为所述部分晶体管；在第四降噪阶段，所述第二电平为高电平，所述第一电平为低电平，以及所述第三电平为低电平的情况下，确定所述第一降噪电路中的第二晶体管，第十晶体管和第十三晶体管，所述第二降噪电路中的第四晶体管，第十一晶体管和第十二晶体管，所述第三降噪电路中的第九晶体管，所述第四降噪电路中的第五晶体管为所述部分晶体管。
23.在本发明实施例中，在第二时钟信号的第二电平为高电平，第一时钟信号的第一电平为低电平，以及输入信号的第三电平为低电平的情况下，开启第十晶体管，第十三晶体管，第九晶体管，第五晶体管，第十一晶体管和第十二晶体管，第一下拉结点和第二下拉结点为高电平，上拉结点和输出结点通过第一降噪电路中的第十晶体管和第十三晶体管、第二降噪电路中的第十一晶体管和第十二晶体管进行放电；在第二电平为低电平，第一电平为高电平，以及第三电平为低电平的情况下，第一下拉结点为高电平，第五晶体管开启，此时没有结点进行降噪；在第二电平为高电平，第一电平为低电平，以及第三电平为高电平的情况下，第一晶体管，第十三晶体管，第八晶体管，第九晶体管，第六晶体管，第三晶体管和第十二晶体管开启，上拉结点通过第一晶体管和第十三晶体管充电，第一上拉结点和第二上拉结点通过第八晶体管，第六晶体管放电，输出结点通过第十二晶体管放电，实现降噪功能；在第二电平为低电平，第一电平为高电平，以及第三电平为低电平的情况下，开启第八晶体管，第六晶体管，第三晶体管，输出结点的电平通过第三晶体管被第一电平拉高，电容c的自举作用使上拉结点的电平拉高，第一上拉结点和第二上拉结点通过第八晶体管，第六晶体管放电，继续保持低电平；在第二电平为高电平，第一电平为低电平，以及第三电平为低电平的情况下，开启第二晶体管，第十晶体管，第十三晶体管，第九晶体管，第五晶体管，
第四晶体管，第十一晶体管和第十二晶体管，复位信号将第二晶体管、第四晶体管开启，上拉结点和输出结点通过第十晶体管、第十三晶体管、第十一晶体管、第十二晶体管放电，第一下拉结点和第二下拉结点的电位通过第九晶体管，第五晶体管被第二电平拉高。
24.在一个示例性实施例中，通过所述部分晶体管为以下至少之一结点降噪：所述上拉结点，所述第一下拉结点，所述第二下拉结点，所述输出结点，包括：在所述第一降噪阶段，通过所述部分晶体管为所述上拉结点和所述输出结点降噪；在所述第二降噪阶段，通过所述部分晶体管为所述第一下拉结点，所述第二下拉结点，以及所述输出结点降噪；在所述第三降噪阶段，通过所述部分晶体管为所述第一下拉结点，所述第二下拉结点降噪；在所述第四降噪阶段，通过所述部分晶体管为所述上拉结点和所述输出结点降噪。
25.在本发明实施例中，在第一降噪阶段，第一下拉结点和第二下拉结点为高电平，上拉结点和输出结点通过第十晶体管和第十三晶体管、第十一晶体管和第十二晶体管进行放电；在复位阶段，第一下拉结点为高电平，第五晶体管开启，此时没有结点进行降噪；在第二降噪阶段，第一上拉结点和第二上拉结点通过第八晶体管，第六晶体管放电，输出结点第十二晶体管放电，实现降噪功能；在第三降噪阶段，第一上拉结点和第二上拉结点通过第八晶体管，第六晶体管放电，继续保持低电平；在第四降噪阶段，上拉结点和输出结点通过第十晶体管、第十三晶体管、第十一晶体管、第十二晶体管放电，实现降噪功能，也就是说，通过上述五个阶段，实现对本发明实施例中的降噪电路进行降噪。
26.根据本发明实施例的一个实施例，提供了一种显示屏，包括上述实施例中的任一项所述的降噪电路。
27.也就是说，本发明实施例中的降噪电路应用于显示屏上。
28.在本发明实施例中，提供了一种降噪电路，包括：输入电路，与所述输入电路串联的降噪电路，与所述降噪电路串联的输出电路；其中，所述降噪电路包括：第一降噪电路，与所述第一降噪电路并联连接的第二降噪电路；所述第一降噪电路包括：至少两个第一控制电路，且所述至少两个第一控制电路均与上拉结点连接，所述至少两个第一控制电路中的至少一个第一控制电路与所述输入电路的输入信号端连接，且所述至少两个第一控制电路中的另外至少一个第一控制电路用于为所述上拉结点降噪；所述第二降噪电路包括：至少两个第二控制电路，且所述至少两个第二控制电路均与所述输出电路的输出结点连接，所述至少两个第二控制电路中的至少一个第二控制电路与所述输入电路的第一时钟信号端连接，且所述至少两个第二控制电路中的另外至少一个第二控制电路用于为所述输出结点降噪。即通过增加的第一降噪电路，第二降噪电路，为上拉结点、输出结点进行放电，实现降噪，进而可以改善goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题。本发明实施例的降噪电路不仅可以补偿驱动晶体管阈值电压不均匀而且可以消除goa电路里电容耦合效应导致gate output输出异常的问题，从而导致显示屏显示不稳定和错充电的现象。
附图说明
29.此处所说明的附图用来提供对本发明的进一步理解，构成本技术的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
30.图1是本发明实施例的一种降噪电路示意图(一)；
31.图2是本发明实施例的一种降噪电路示意图(二)；
32.图3是本发明可选实施例的一种降噪电路示意图；
33.图4是本发明可选实施例的降噪电路驱动时序图；
34.图5是本发明可选实施例的降噪电路的晶体管的功能示意图；
35.图6是本发明可选实施例的降噪电路的第一降噪阶段示意图；
36.图7是本发明可选实施例的降噪电路的第一降噪阶段的时序图；
37.图8是本发明可选实施例的降噪电路的复位阶段示意图；
38.图9是本发明可选实施例的降噪电路的复位阶段的时序图；
39.图10是本发明可选实施例的降噪电路的第二降噪阶段示意图；
40.图11是本发明可选实施例的降噪电路的第二降噪阶段的时序图；
41.图12是本发明可选实施例的降噪电路的第三降噪阶段示意图；
42.图13是本发明可选实施例的降噪电路的第三降噪阶段的时序图；
43.图14是本发明可选实施例的降噪电路的第四降噪阶段示意图；
44.图15是本发明可选实施例的降噪电路的第四降噪阶段的时序图；
45.图16是本发明实施例的一种降噪方法流程图。
具体实施方式
46.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。
47.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
48.在本实施例中提供了一种降噪电路，图1是本发明实施例的一种降噪电路(一)，该电路包括如下：
49.输入电路11，与所述输入电路串联的降噪电路12，与所述降噪电路串联的输出电路13；其中，所述降噪电路12包括：
50.第一降噪电路1201，与所述第一降噪电路并联连接的第二降噪电路1202；所述第一降噪电路1201包括：至少两个第一控制电路14，且所述至少两个第一控制电路14均与上拉结点18连接，所述至少两个第一控制电路14中的至少一个第一控制电路14与所述输入电路11的输入信号端1001连接，且所述至少两个第一控制电路14中的另外至少一个第一控制电路14用于为所述上拉结点18降噪；
51.所述第二降噪电路1202包括：至少两个第二控制电路15，且所述至少两个第二控制电路15均与所述输出电路的输出结点19连接，所述至少两个第二控制电路15中的至少一个第二控制电路15与所述输入电路11的第一时钟信号1002连接，且所述至少两个第二控制电路15中的另外至少一个第二控制电路15用于为所述输出结点19降噪。
52.通过上述电路，输入电路，与所述输入电路串联的降噪电路，与所述降噪电路串联的输出电路；其中，所述降噪电路包括：第一降噪电路，与所述第一降噪电路并联连接的第
二降噪电路；所述第一降噪电路包括：至少两个第一控制电路，且所述至少两个第一控制电路均与上拉结点连接，所述至少两个第一控制电路中的至少一个第一控制电路与所述输入电路的输入信号端连接，且所述至少两个第一控制电路中的另外至少一个第一控制电路用于为所述上拉结点降噪；所述第二降噪电路包括：至少两个第二控制电路，且所述至少两个第二控制电路均与所述输出电路的输出结点连接，所述至少两个第二控制电路中的至少一个第二控制电路与所述输入电路的第一时钟信号端连接，且所述至少两个第二控制电路中的另外至少一个第二控制电路用于为所述输出结点降噪。即通过增加的第一降噪电路，第二降噪电路，为上拉结点、输出结点进行放电，实现降噪，进而可以改善goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题。本发明实施例的降噪电路不仅可以补偿驱动晶体管阈值电压不均匀而且可以消除goa电路里电容耦合效应导致gate output输出异常的问题，从而导致显示屏显示不稳定和错充电的现象。
53.在一个示例性实施例中，降噪电路中的第一降噪电路和第二降噪电路是为了输出结点和上拉结点进行降噪，本发明实施例还提供了对第一下拉结点和第二下拉结点进行降噪的第三降噪电路和第四降噪电路，如图2所示，图2是本发明实施例的一种降噪电路(二)，该电路包括如下：
54.第三降噪电路1203包括：至少两个第三控制电路16，且所述至少两个第三控制电路16均与第一下拉结点20连接，所述至少两个第三控制电路16中的至少一个第三控制电路16与所述输入电路的第二时钟信号1003端连接，且所述至少两个第三控制电路16中的另外至少一个第三控制电路16用于为所述第一下拉结点20降噪；
55.第四降噪电路1204包括：至少两个第四控制电路17，且所述至少两个第四控制电路17均与第二下拉结点21连接，所述至少两个第四控制电路17中的至少一个第四控制电路17与第二时钟信号端连接，且所述至少两个第四控制电路中的另外至少一个第四控制电路17用于为所述第二下拉结点21降噪。
56.在本发明实施例中，通过增加与所述第二降噪电路并联连接的第三降噪电路，与所述第三降噪电路并联连接的第四降噪电路，为第一下拉结点、第二下拉结点进行放电，实现降噪，进而可以改善goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题。
57.以上介绍了在降噪电路中的四个降噪电路，分别对上拉结点、输出结点、第一下拉结点、第二下拉结点进行降噪，本发明以下实施例分别对四个降噪电路的具体构造进行解释说明。
58.1)所述第一降噪电路包括：第一晶体管，第二晶体管，第十晶体管，第十三晶体管，其中，所述第一晶体管与所述第十三晶体管并联，所述第二晶体管与所述第十三晶体管并联，所述第一晶体管和所述第十三晶体管均与所述输入信号端连接，所述第二晶体管和所述第十晶体管均与公共接地端vss连接。
59.可以理解的是，第一降噪电路中与所述输入电路的输入信号端连接的第一控制电路为：第一晶体管(如图12或13所示的第一晶体管m1)和所述第十三晶体管(如图12或13所示的第十三晶体管m13)，第一降噪电路中用于为所述上拉结点降噪的第一控制电路为：第二晶体管(如图12或13所示的第二晶体管m2)，第十晶体管(如图12或13所示的第十晶体管m10)；具体的，第一晶体管和所述第十三晶体管均与所述输入信号端连接，在所述第一晶体
管和第十三晶体管开启，且输入信号端信号为高电平的情况下，为上拉结点充电，在第二晶体管，第十晶体管开启的情况下，为上拉结点放电，进而实现对上拉结点进行降噪。
60.2)所述第二降噪电路包括：第三晶体管，第四晶体管，第十一晶体管和第十二晶体管，其中，所述第四晶体管，第十一晶体管和第十二晶体管并联连接，所述第三晶体管与所述第二时钟信号端连接，所述第四晶体管，第十一晶体管和第十二晶体管并联连接均与公共接地端vss连接。
61.具体的，与所述输入电路的第一时钟信号端连接的第二控制电路为：第三晶体管(如图12或13所示的第三晶体管m3)，用于为所述输出结点降噪的第二控制电路为：第四晶体管(如图12或13所示的第四晶体管m4)，第十一晶体管(如图12或13所示的第十一晶体管m11)和第十二晶体管(如图12或13所示的第十二晶体管m12)；具体的，第三晶体管与所述第一时钟信号端连接，在第一时钟信号为高电平且上拉结点为高电平的情况下，所述第三晶体管为输出结点充电，在第四晶体管，第十一晶体管和第十二晶体管开启的情况下，第四晶体管，第十一晶体管和第十二晶体管为输出结点放电，进而实现对输出结点进行降噪。
62.3)所述第三降噪电路包括：第八晶体管和第九晶体管，其中，所述第九晶体管与所述第二时钟信号端连接，所述第八晶体管与公共接地端vss连接。
63.也就是说，第三降噪电路中的与所述第二时钟信号端连接的第三控制电路为：第九晶体管(如图12或13所示的第九晶体管m9)；用于为所述第一下拉结点降噪的第三控制电路为：第八晶体管(如图12或13所示的第八晶体管m8)；具体的，第九晶体管与所述第二时钟信号端连接，在第二时钟信号为高电平的情况下，第九晶体管为第一下拉结点进行充电，使得第一下拉结点为高电平，第八晶体管与公共接地端vss连接，在第八晶体管开启的情况下，为第一下拉结点进行放电，进而实现对第一下拉结点进行降噪。
64.4)所述第四降噪电路包括：第五晶体管和第六晶体管，其中，所述第五晶体管与所述第二时钟信号端连接，所述第六晶体管与公共接地端vss连接。
65.具体的，第四降噪电路中的与所述第二时钟信号端连接的第四控制电路为：第五晶体管(如图12或13所示的第五晶体管m5)；用于为所述第二下拉结点降噪的第四控制电路为：第六晶体管(如图12或13所示的第六晶体管m6)；具体的，所述第五晶体管与所述第二时钟信号端连接，在第二时钟信号为高电平的情况下，第五晶体管为第二下拉结点进行充电，使得第二下拉结点为高电平，第六晶体管与公共接地端vss连接，在第六晶体管开启的情况下，为第二下拉结点进行放电，进而实现对第二下拉结点进行降噪。
66.在一个示例性实施例中，所述降噪电路还包括：电容，所述电容分别与所述上拉结点和所述输出结点连接，需要说明的是，由于电容具有自举作用，电容可以使为上拉结点充电，以及开启第八晶体管和第六晶体管。
67.为了更好的理解上述降噪电路的工作过程和原理，以下再结合可选实施例对上述降噪电路进行说明，但不用于限定本发明实施例的技术方案。
68.现有技术中的降噪电路结构简单，噪声大，信赖性差，高温高湿信赖性会导致晶体管的阈值电压漂移，电容的耦合属性会导致输出波形失真，违背设计的初衷。
69.如图3所示，本发明可选实施例限定了一种降噪电路，降噪单元结合驱动时序5个阶段来达到降噪的功能，其中，驱动时序部分的时序如图4所示，图4是本发明可选实施例的降噪电路驱动时序图，图5是本发明可选实施例的降噪电路的晶体管的功能示意图。本发明
降噪电路不仅可以补偿驱动晶体管阈值电压(vth)不均匀的问题而且可以消除传统的goa电路里电容耦合效应导致gate output输出异常的问题，从而导致显示屏显示不稳定和错充电的现象，改善了传统的goa结构简单，噪声大，信赖性差的问题。
70.本发明可选实施例，通过合理的设置第五晶体管m5与第六晶体管m6比例，使pu(即上述实施例中的上拉结点)为高电平时，pd被拉低，使out_n(即上述实施例中的输出结点)正常输出高电平；pu通过第二晶体管m2放电为低电平后，pd电平能够及时拉升，以控制第十晶体管m10及第十一晶体管m11给pu和out_n放电，实现降噪目的。
71.本发明可选实施例中的降噪电路的降噪工作原理分为以下五个阶段：
72.第一降噪阶段，如图6和图7所示，图6是本发明可选实施例的降噪电路的第一降噪阶段示意图，图7是本发明可选实施例的降噪电路的第一降噪阶段的时序图：
73.input(相当于上述实施例中的输入信号)为低电平，clkb(相当于上述实施例中的第二时钟信号)为高电平，clb(相当于上述实施例中的第一时钟信号)为低电平，此时，第十晶体管m10，第十三晶体管m13，第九晶体管m9，第五晶体管m5，第十一晶体管m11和第十二晶体管m12开启，pd_cn和pd为高电平，pu通过第十晶体管m10、第十三晶体管m13、第十二晶体管m12，out_n通过第一晶体管第十一晶体管m11进行放电。
74.复位阶段，如图8和图9所示，图8是本发明可选实施例的降噪电路的复位阶段示意图；图9是本发明可选实施例的降噪电路的复位阶段的时序图：
75.input为低电平，clkb为低电平，clb为高电平，pd_cn的高电平没有释放，第五晶体管m5继续开启，由于clkb为低电平，pd的电平为低电平，此时没有降噪功能。
76.第二降噪阶段，如图10和图11所示，图10是本发明可选实施例的降噪电路的第二降噪阶段示意图；图11是本发明可选实施例的降噪电路的第二降噪阶段的时序图：
77.input为高电平，clkb为高电平，clb为低电平，由于input为高电平，clkb为高电平第一晶体管m1、第十三晶体管m13开启，pu的电平通过第一晶体管m1、第十三晶体管m13拉高变为高电平，进而第八晶体管m8、第六晶体管m6开启，pd_cn通过第八晶体管m8放电，pd通过第六晶体管m6放电，由于clkb为高电平，第十二晶体管m12开启，out_n通过第一晶体管第十二晶体管m12放电，实现降噪功能。
78.第三降噪阶段，如图12和图13所示，图12是本发明可选实施例的降噪电路的第三降噪阶段示意图；图13是本发明可选实施例的降噪电路的第三降噪阶段的时序图：
79.input为低电平，clkb为低电平，clb为高电平，电容c的自举作用使pu点拉高，开启第三晶体管m3，out_n的电平通过第三晶体管m3被clk信号拉高变为高电平，由于pu点拉高，第六晶体管m6、第八晶体管m8继续开启，pd_cn和pd保持低电平。
80.第四降噪阶段，如图14和图15所示，图14是本发明可选实施例的降噪电路的第四降噪阶段示意图；图15是本发明可选实施例的降噪电路的第四降噪阶段的时序图：
81.out_n+1复位信号的电平变为高电平，input为低电平，clkb为高电平，clb为低电平，out_n+1变为高电平开启第二晶体管m2、第四晶体管m4，第十晶体管m10，第十三晶体管m13，第九晶体管m9，第五晶体管m5，第十一晶体管m11和第十二晶体管m12开启，pu和out_n通过第二晶体管m2、第四晶体管m4、第十晶体管m10、第十三晶体管m13、第十一晶体管m11、第十二晶体管m12放电，pd_cn和pd电位被拉高，实现pu和out_n的放电，进而实现降噪功能。
82.通过上述五个阶段，实现了一个时序内晶体管交替充放电，达到延长mos管的寿命
的作用，通过设置降噪单元，所述降噪单元结合驱动时序5个阶段来达到降噪的功能，实现对电路的降噪，本发明降噪电路不仅可以补偿驱动晶体管阈值电压(vth)不均匀的问题而且可以消除传统的goa电路里电容耦合效应导致gate output输出异常的问题，从而导致显示屏显示不稳定和错充电的现象，改善了传统的goa结构简单，噪声大，信赖性差的问题。
83.在本实施例中提供了一种降噪方法，图16是本发明实施例的一种降噪方法流程图，应用于上述降噪电路，该方法包括如下：
84.步骤s202，确定所述第一时钟信号端的第一电平，所述第二时钟信号端的第二电平和所述输入信号端的第三电平；
85.步骤s204，根据所述第一电平，所述第二电平和所述第三电平确定所述第一降噪电路，所述第二降噪电路，所述第三降噪电路和所述第四降噪电路中开启的部分晶体管；
86.步骤s206，通过所述部分晶体管为以下至少之一结点降噪：所述上拉结点，所述第一下拉结点，所述第二下拉结点，所述输出结点。
87.通过上述实施例，确定所述第一时钟信号端的第一电平，所述第二时钟信号端的第二电平和所述输入信号端的第三电平；根据所述第一电平，所述第二电平和所述第三电平确定所述第一降噪电路，所述第二降噪电路，所述第三降噪电路和所述第四降噪电路中开启的部分晶体管；通过所述部分晶体管为以下至少之一结点降噪：所述上拉结点，所述第一下拉结点，所述第二下拉结点，所述输出结点，即通过增加的第一降噪电路，第二降噪电路，第三降噪电路，第四降噪电路的晶体管，为上拉结点、第一下拉结点、第二下拉结点、输出结点进行放电，实现降噪，进而可以改善goa驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题。本发明实施例的降噪电路不仅可以补偿驱动晶体管阈值电压不均匀而且可以消除goa电路里电容耦合效应导致gate output输出异常的问题，从而导致显示屏显示不稳定和错充电的现象。
88.在一个示例性实施例中，根据所述第一电平，所述第二电平和所述第三电平确定所述第一降噪电路，所述第二降噪电路，所述第三降噪电路和所述第四降噪电路中开启的部分晶体管，包括：
89.在第一降噪阶段，所述第二电平为高电平，所述第一电平为低电平，以及所述第三电平为低电平的情况下，确定所述第一降噪电路中的第十晶体管和第十三晶体管，所述第二降噪电路中的第十一晶体管和第十二晶体管，所述第三降噪电路中的第九晶体管，所述第四降噪电路中的第五晶体管为所述部分晶体管；
90.在复位阶段，所述第二电平为低电平，所述第一电平为高电平，以及所述第三电平为低电平的情况下，确定所述第四降噪电路中的第五晶体管为所述部分晶体管；
91.在第二降噪阶段，所述第二电平为高电平，所述第一电平为低电平，以及所述第三电平为高电平的情况下，确定所述第一降噪电路中的第一晶体管和第十三晶体管，所述第二降噪电路中的第三晶体管和第十二晶体管，所述第三降噪电路中的第八晶体管和第九晶体管，所述第四降噪电路中的第六晶体管为所述部分晶体管；
92.在第三降噪阶段，所述第二电平为低电平，所述第一电平为高电平，以及所述第三电平为低电平的情况下，确定所述第二降噪电路中的第三晶体管，所述第三降噪电路中的第八晶体管，所述第四降噪电路中的第六晶体管为所述部分晶体管；
93.在第四降噪阶段，所述第二电平为高电平，所述第一电平为低电平，以及所述第三
电平为低电平的情况下，确定所述第一降噪电路中的第二晶体管，第十晶体管和第十三晶体管，所述第二降噪电路中的第四晶体管，第十一晶体管和第十二晶体管，所述第三降噪电路中的第九晶体管，所述第四降噪电路中的第五晶体管为所述部分晶体管。
94.也就是说，第一降噪阶段，第二时钟信号的第二电平为高电平，第一时钟信号的第一电平为低电平，以及输入信号的第三电平为低电平，开启第十晶体管，第十三晶体管，第九晶体管，第五晶体管，第十一晶体管和第十二晶体管，第一下拉结点和第二下拉结点为高电平，上拉结点和输出结点通过第一降噪电路中的第十晶体管和第十三晶体管、第二降噪电路中的第十一晶体管和第十二晶体管进行放电。
95.复位阶段，在第二电平为低电平，第一电平为高电平，以及第三电平为低电平的情况下，第一下拉结点为高电平，第五晶体管开启，此时没有结点进行降噪。
96.在第二降噪阶段，在第二电平为高电平，第一电平为低电平，以及第三电平为高电平的情况下，第一晶体管，第十三晶体管，第八晶体管，第九晶体管，第六晶体管，第三晶体管和第十二晶体管开启，上拉结点通过第一晶体管和第十三晶体管充电，第一上拉结点和第二上拉结点通过第九晶体管，第六晶体管放电，输出结点通过第十二晶体管放电，实现降噪功能。
97.在第三降噪阶段，在第二电平为低电平，第一电平为高电平，以及第三电平为低电平的情况下，开启第八晶体管，第六晶体管，第三晶体管，输出结点的电平通过第三晶体管被第一电平拉高，电容c的自举作用使上拉结点的电平拉高，第一上拉结点和第二上拉结点通过第八晶体管，第六晶体管放电，继续保持低电平。
98.在第四降噪阶段，在第二电平为高电平，第一电平为低电平，以及第三电平为低电平的情况下，开启第二晶体管，第十晶体管，第十三晶体管，第九晶体管，第五晶体管，第四晶体管，第十一晶体管和第十二晶体管，复位信号将第二晶体管、第四晶体管开启，上拉结点和输出结点通过第十晶体管、第十三晶体管、第十一晶体管、第十二晶体管放电，第一下拉结点和第二下拉结点的电位通过第九晶体管，第五晶体管被第二电平拉高。
99.在一个示例性实施例中，通过所述部分晶体管为以下至少之一结点降噪：所述上拉结点，所述第一下拉结点，所述第二下拉结点，所述输出结点，包括：在所述第一降噪阶段，通过所述部分晶体管为所述上拉结点和所述输出结点降噪；在所述第二降噪阶段，通过所述部分晶体管为所述第一下拉结点，所述第二下拉结点，以及所述输出结点降噪；在所述第三降噪阶段，通过所述部分晶体管为所述第一下拉结点，所述第二下拉结点降噪；在所述第四降噪阶段，通过所述部分晶体管为所述上拉结点和所述输出结点降噪。
100.换言之，在第一降噪阶段，第一下拉结点和第二下拉结点为高电平，上拉结点和输出结点通过第十晶体管和第十三晶体管、第十一晶体管和第十二晶体管进行放电；在复位阶段，第二下拉结点为高电平，第五晶体管开启，此时没有结点进行降噪；在第二降噪阶段，第一上拉结点和第二上拉结点通过第八晶体管，第六晶体管放电，输出结点第十二晶体管放电，实现降噪功能；在第三降噪阶段，第一上拉结点和第二上拉结点通过第八晶体管，第六晶体管放电，继续保持低电平；在第四降噪阶段，上拉结点和输出结点通过第十晶体管、第十三晶体管、第十一晶体管、第十二晶体管放电，实现降噪功能，也就是说，通过上述五个阶段，实现对本发明实施例中的降噪电路进行降噪。
101.根据本发明实施例的一个实施例，提供了一种显示屏，包括上述实施例中的任一
项所述的降噪电路。
102.也就是说，本发明实施例中的降噪电路应用于显示屏上。
103.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。