1.本公开涉及显示技术领域，尤其涉及一种像素电路及其驱动方法、显示装置。
背景技术：
2.有机发光二极管(organic light-emitting diode，oled)是近年来逐渐发展起来的显示照明技术，尤其在显示行业，oled显示由于具有高响应、高对比度、可柔性化等优点，被视为拥有广泛的应用前景。
3.随着oled技术的发展，oled显示装置需要更好的性能以满足人们的需求，现有技术，低温多晶硅显示屏(low temperature poly silicon，ltps)或低温多晶氧化物(low temperature polycrystalline oxide，ltpo)显示屏，在工作过程中，存在亮度闪烁，影响了用户对ltps/ltpo显示装置的体验。
4.另外，oled显示装置需求供电的部件越来越多，对显示装置的续航能力提出新的挑战，并且，随着用户对高刷新率日益增长的需求，使得oled显示装置需要更优的续航能力，如何提高oled显示装置的续航能力是亟待解决的技术问题之一。
技术实现要素：
5.本公开实施例提供一种像素电路及其驱动方法、显示装置，以解决或缓解现有技术中的一项或更多项技术问题。
6.作为本公开实施例的第一个方面，本公开实施例提供一种像素电路，包括：
7.第一复位子电路，分别与初始信号端、第一复位信号端和第一节点连接，被配置为在第一复位信号端的信号的控制下，向第一节点提供初始信号端的信号；
8.存储子电路，分别与第一电源端和第一节点连接，被配置为存储第一节点的电荷；
9.重置子电路，分别与第三电源端、第二复位信号端和第二节点连接，被配置为在第二复位信号端的信号的控制下，基于第三电源端的信号向第二节点提供重置电压；
10.数据写入子电路，分别与数据信号端、栅信号端、第二节点、第三节点和第一节点连接，被配置为在栅信号端的信号的控制下，将数据信号端的数据信号通过第二节点、驱动子电路和第三节点写入第一节点；
11.第二复位子电路，分别与初始信号端、栅信号端和第四节点连接，被配置为在栅信号端的控制下，向第四节点提供初始信号端的信号；
12.控制子电路，分别与第一电源端、第二节点、第三节点、第四节点和控制信号端连接，被配置为在控制信号端的信号的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号；
13.驱动子电路，分别与第一节点、第二节点和第三节点连接，被配置为在第一节点的信号的控制下，基于第二节点的信号向第三节点提供信号，以使通过控制子电路向第四节点提供第三节点的信号来驱动发光子电路。
14.在一些可能的实现方式中，
15.第一复位子电路包括第四晶体管，第四晶体管的栅极与第一复位信号端连接，第四晶体管的第一极和第二极分别与初始信号端和第一节点连接；
16.存储子电路包括存储电容，存储电容的两个极板分别与第一电源端和第一节点连接；
17.重置子电路包括第八晶体管，第八晶体管的栅极与第二复位信号端连接，第八晶体管的第一极和第二极分别与第三电源端和第二节点连接；
18.数据写入子电路包括第一晶体管和第三晶体管，第一晶体管的栅极与栅信号端连接，第一晶体管的第一极和第二极分别与数据信号端和第二节点连接；第三晶体管的栅极与栅信号端连接，第三晶体管的第一极和第二极分别与第三节点和第一节点连接；
19.第二复位子电路包括第七晶体管，第七晶体管的栅极与栅信号端连接，第七晶体管的第一极和第二极分别与初始信号端和第四节点连接；
20.控制子电路包括第五晶体管和第六晶体管，第五晶体管的栅极与控制信号端连接，第五晶体管的第一极和第二极分别与第一电源端和第二节点连接；第六晶体管的栅极与控制信号端连接，第六晶体管的第一极和第二极分别与第三节点和第四节点连接；
21.驱动子电路包括第二晶体管，第二晶体管的栅极与第一节点连接，第二晶体管的第一极和第二极分别与第二节点和第三节点连接。
22.在一些可能的实现方式中，第二晶体管的有源层的材质为低温多晶硅，第一晶体管、第三晶体管和第四晶体管中的各晶体管的有源层的材质为低温多晶氧化物或低温多晶硅，第七晶体管中的有源层的材质为低温多晶氧化物或低温多晶硅。
23.作为本公开实施例的第二个方面，本公开实施例提供一种像素电路的驱动方法，应用于本公开任一实施例中的像素电路，驱动方法包括：
24.向第一节点提供初始信号端的信号；
25.基于第三电源端的信号向第二节点提供重置电压；
26.将数据信号端的数据信号通过第二节点、第三节点写入第一节点，并向第四节点提供初始信号端的信号；
27.向第二节点提供第一电源端的信号，并基于第二节点的信号向第三节点提供信号，向第四节点提供第三节点的信号以驱动发光子电路。
28.作为本公开实施例的第三个方面，本公开实施例提供一种显示装置，包括本公开任一实施例中的像素电路。
29.在一些可能的实现方式中，显示装置还包括：
30.m行像素，位于显示区，m行像素被按照第一方向划分为多个像素组，各像素组包括n行像素，各像素采用权利要求1-3中任一项的像素电路；
31.多个信号线组，与多个像素组一一对应，各信号线组包括n条第一栅信号线，n条第一栅信号线与对应的像素组中的n行像素一一对应，各第一栅信号线均沿第二方向延伸，各第一栅信号线与对应行中各像素的像素电路均连接；
32.多个驱动电路组，分布于第一边框区和第二边框区，第一边框区和第二边框区沿第二方向分布于显示区的相对两侧，多个驱动电路组与多个信号线组一一对应，各驱动电路组包括n个第一栅信号驱动电路和n个第二栅信号驱动电路，n个第一栅信号驱动电路位于第一边框区，n个第二栅信号驱动电路位于第二边框区，n个第一栅信号驱动电路的各输
出端与对应的信号线组中的n条第一栅信号线的第一端一一对应连接，n个第二栅信号驱动电路的各输出端与对应的信号线组中的n条第一栅信号线的第二端一一对应连接；
33.其中，第一方向为行排列的方向，第二方向为与第一方向相垂直的方向；第一端为各信号线的靠近第一边框区的一端，第二端为各信号线的靠近第二边框区的一端。
34.在一些可能的实现方式中，向显示装置提供n个时钟信号线，n个时钟信号线的时钟信号依次循环出现，n个第一栅信号驱动电路中的第j个第一栅信号驱动电路与n个时钟信号线中的第j个时钟信号线和第j+1个时钟信号线连接，第n个第一栅信号驱动电路与第n个时钟信号线和第一个时钟信号线连接，其中，n为大于或等于3的自然数，j为大于或等于1的自然数，且j小于n。
35.在一些可能的实现方式中，各信号线组还包括n条第一复位信号线和n条第二复位信号线，n条第一复位信号线与n行像素一一对应，各第一复位信号线均沿第二方向延伸，各第一复位信号线与对应行中各像素的像素电路均连接，n条第二复位信号线与n行像素一一对应，各第二复位信号线均沿第二方向延伸，各第二复位信号线与对应行中各像素的像素电路均连接；
36.各驱动电路组还包括第一复位信号驱动电路和第二复位信号驱动电路，第一复位信号驱动电路和第二复位信号驱动电路分别位于第一边框区和第二边框区，每个第一复位信号驱动电路的输出端与对应的第一复位信号线均连接，每个第二复位信号驱动电路的输出端与对应的第二复位信号线均连接。
37.在一些可能的实现方式中，各信号线组还包括n条第一复位信号线，n条第一复位信号线与n行像素一一对应，各第一复位信号线均沿第二方向延伸，各第一复位信号线与对应行中各像素的像素电路均连接，在显示装置中，第i 行像素对应的第一复位信号线与第i-1行像素对应的第一栅信号线连接，其中， i为大于1的自然数，且i小于或等于m。
38.在一些可能的实现方式中，
39.各信号线组还包括n条第二栅信号线，n条第二栅信号线与对应的像素组中的n行像素一一对应，各第二栅信号线均沿第二方向延伸，各第二栅信号线与对应行中各像素的像素电路中的数据写入子电路均连接，第一栅信号线与对应像素电路中的第二复位子电路连接；
40.各驱动电路组还包括n个第三栅信号驱动电路和n个第四栅信号驱动电路， n个第三栅信号驱动电路位于第一边框区，n个第四栅信号驱动电路位于第二边框区，n个第三栅信号驱动电路的各输出端与对应的信号线组中的n条第二栅信号线的第一端一一对应连接，n个第四栅信号驱动电路的各输出端与对应的信号线组中的n条第二栅信号线的第二端一一对应连接；
41.其中，第二复位子电路中的晶体管和数据写入子电路中的晶体管中的一种为p型晶体管，另一种为n型晶体管。
42.在一些可能的实现方式中，各信号线组还包括n条第一复位信号线，n条第一复位信号线与n行像素一一对应，各第一复位信号线均沿第二方向延伸，各第一复位信号线与对应行中各像素的像素电路均连接，
43.第i行像素对应的第一复位信号线与第i-1行像素对应的第一栅信号线连接，其中，i为大于1的自然数，且i小于或等于m，第一复位子电路中的晶体管与第二复位子电路中
的晶体管的类型相同；或者，第i行像素对应的第一复位信号线与第i-1行像素对应的第二栅信号线连接，其中，i为大于1的自然数，且i小于或等于m，第一复位子电路中的晶体管与数据写入子电路中的晶体管的类型相同。
44.在一些可能的实现方式中，各信号线组还包括n条第二复位信号线，n条第二复位信号线与n行像素一一对应，各第二复位信号线均沿第二方向延伸，各第二复位信号线与对应行中各像素的像素电路均连接；
45.各驱动电路组还包括第二复位信号驱动电路，第二复位信号驱动电路位于第一边框区和第二边框区中的至少一个，每个第二复位信号驱动电路的输出端与对应的第二复位信号线的对应端均连接。
46.在一些可能的实现方式中，各信号线组还包括n条控制信号线，n条控制信号线与n行像素一一对应，各控制信号线均沿第二方向延伸，各控制信号线与对应行中各像素的像素电路均连接；
47.各驱动电路组还包括控制信号驱动电路，控制信号驱动电路位于第一边框区和第二边框区中的至少一个，每个控制信号驱动电路的输出端与对应的控制信号线连接。
48.在一些可能的实现方式中，各信号驱动电路包括：
49.第一输入单元，分别与第一时钟信号端、第四电源端和第六节点连接，用于在第一时钟信号端的信号的控制下，向第六节点提供第四电源端的信号；
50.第二输入单元，分别与触发信号端、第一时钟信号端和第五节点连接，用于在第一时钟信号端的信号的控制下，向第五节点提供触发信号端的信号；
51.上拉单元，分别与第五节点、第六节点和第一时钟信号端连接，用于在第五节点的信号的控制线，向第六节点提供第一时钟信号端的信号；
52.下拉单元，分别与第一电压信号端、第六节点和第二时钟信号端连接，用于在第六节点和第二时钟信号端的控制下，向第五节点提供第一电压信号端的信号；
53.第一输出单元，分别与第二电压信号端、第三电压信号端、第六节点和输出端连接，用于存储第六节点的电荷，并在第六节点的信号的控制下，向输出端提供第三电压信号端的信号；
54.第二输出单元，分别与第二时钟信号端、第五节点和输出端连接，用于在第五节点的控制下，向输出端提供第二时钟信号端的信号；
55.其中，第一电压信号端、第二电压信号端和第三电压信号端所提供的信号不相同。
56.本公开实施例的像素电路，重置子电路可以在第二复位信号端的信号的控制下，基于第三电源端的电压信号向第二节点提供重置电压，对第二节点进行电压补偿，从而，在向第一节点写入数据电压时，第二节点的重置电压被一并写入第一节点，使得第一节点维持相对稳定的状态，在驱动子电路驱动发光子电路发光时，可以提高发光子电路的亮度稳定性，减小发光子电路在不同刷新率下的亮度差异，避免显示装置在频率切换过程中出现闪烁。
57.本公开实施例的显示装置，有利于可以提高栅信号的刷新频率，进而提高显示装置的刷新率。
58.上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的
方面、实施方式和特征将会是容易明白的。
附图说明
59.在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开的一些实施方式，而不应将其视为是对本公开范围的限制。
60.图1为本公开一实施例中像素电路的结构示意图；
61.图2a为本公开另一实施例中像素电路的结构示意图；
62.图2b为本公开另一实施例中像素电路的结构示意图；
63.图2c为本公开另一实施例中像素电路的结构示意图；
64.图3为本公开实施例像素电路在一个实施例中的工作时序图；
65.图4a为本公开一实施例中像素电路在第一阶段t11的状态示意图；
66.图4b为本公开一实施例中像素电路在第二阶段t12的状态示意图；
67.图4c为本公开一实施例中像素电路在第三阶段t13的状态示意图；
68.图4d为本公开一实施例中像素电路在第四阶段t14的状态示意图；
69.图5为本公开实施例像素电路在另一个实施例中的工作时序图；
70.图6为本公开另一实施例中像素电路在第一阶段的状态示意图；
71.图7为本公开一实施例中显示装置的像素排布示意图；
72.图8a为图7所示显示装置中绿色像素采用的像素电路的结构示意图；
73.图8b为图7所示显示装置中红色像素和蓝色像素采用的像素电路的结构示意图；
74.图9为本公开一实施例中显示装置的结构示意图；
75.图10为本公开另一实施例中显示装置的结构示意图；
76.图11a为本公开一实施例显示装置中4个时钟信号与4个第一栅信号驱动电路的连接示意图；
77.图11b为图11a中4个时钟信号的示意图；
78.图12a为本公开另一实施例中显示装置的结构示意图；
79.图12b为本公开另一实施例中显示装置的结构示意图；
80.图13a为一种信号驱动电路的结构示意图；
81.图13b为图11a中第二个栅信号驱动电路的结构示意图；
82.图13c为图11a中第三个栅信号驱动电路的结构示意图；
83.图13d为图11a中第四个栅信号驱动电路的结构示意图；
84.图14为图13a～图13b所示实施例中栅信号驱动电路的工作时序图；
85.图15为本公开一实施例信号驱动电路的结构示意图；
86.图16为本公开另一实施例中信号驱动电路的结构示意图；
87.图17为图16所示信号驱动电路的一个时序图；
88.图18为本公开另一实施例中信号驱动电路的结构示意图；
89.图19为图18所示信号驱动电路的一个时序图。
具体实施方式
90.在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例，不同的实施例在不冲突的情况下可以任意结合。因此，附图和描述被认为本质上是示例性的而非限制性的。
91.本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极(源电极)称为第一极，漏极(漏电极)称为第二极，或者，可以将漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极(也可以叫做栅电极)、信号输入端为源极、信号输出端为漏极。本发明实施例所采用的开关晶体管可以为p型开关晶体管或n型晶体管，p型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止；n型晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号2个不同的电位状态量，不代表全文中第一电位或第二电位具有特定的数值。本发明实施例中以第一电位为有效电位为例进行说明。
92.其中，耦接可以包括：两端之间直接物理接触或者两端之间间接连接(如两端之间通过信号线建立连接)。本发明实施例对两端之间的耦接方式不做限定。
93.图1为本公开一实施例中像素电路的结构示意图。在一种实施方式中，如图 1所示，像素电路可以包括第一复位子电路11、存储子电路12、数据写入子电路 13、控制子电路14、重置子电路20、驱动子电路30和第二复位子电路50。
94.第一复位子电路11分别与初始信号端init、第一复位信号端reset1和第一节点n1连接，被配置为在第一复位信号端reset1的信号的控制下，向第一节点n1 提供初始信号端init的信号。
95.存储子电路12分别与第一电源端vdd和第一节点n1连接，被配置为存储第一节点n1的电荷。
96.重置子电路20分别与第三电源端ru、第二复位信号端reset2和第二节点n2 连接，被配置为在第二复位信号端reset2的信号的控制下，基于第三电源端ru 的信号向第二节点n2提供重置电压。示例性地，第三电源端ru的信号为大于0 的电压，第三电源端ru的信号为2vdc～7vdc。
97.数据写入子电路13分别与数据信号端data、栅信号端gate、第二节点n2、第三节点n3和第一节点n1连接，被配置为在栅信号端gate的信号的控制下，将数据信号端data的数据信号通过第二节点n2、驱动子电路30和第三节点 n3写入第一节点n1。
98.第二复位子电路50分别与初始信号端init、栅信号端gate和第四节点n4 连接，第二复位子电路50被配置为在栅信号端gate的控制下，向第四节点n4 提供初始信号端init的信号，以对第四节点n4进行复位，避免上一帧图像亮度影响本帧图像亮度。
99.控制子电路14分别与第一电源端vdd、第二节点n2、第三节点n3、第四节点n4和控制信号端em连接，被配置为在控制信号端em的信号的控制下，向第二节点n2提供第一电源端vdd的信号，向第四节点n4提供第三节点n3的信号。
100.驱动子电路30分别与第一节点n1、第二节点n2和第三节点n3连接，被配置为在第一节点n1的信号的控制下，基于第二节点n2的信号向第三节点n3提供信号，以使通过控制子电路14向第四节点n4提供第三节点n3的信号来驱动发光子电路40发光。
101.示例性地，发光子电路40分别与第四节点n4和第二电源端vss连接。
102.示例性地，发光子电路包括至少一个发光器件，在本发明的实施例中，发光器件可以为oled或qled，但本技术并不限于此，发光器件也可以为其他显示亮度受电流和时间共同影响的发光器件，例如microled或者miniled。发光子电路可以包括多个串联的发光器件或者多个并联连接的发光器件或者多个串联并联相结合的发光器件。
103.需要说明的是，现有技术的像素电路，在显示装置频率切换过程中，写入到第一节点n1的电压会有所变化或损失，导致显示装置在切换不同刷新率时产生亮度差异。
104.本公开实施例的像素电路，重置子电路20可以在第二复位信号端reset2的信号的控制下，基于第三电源端ru的电压信号向第二节点n2提供重置电压，对第二节点n2进行电压补偿，从而，在向第一节点n1写入数据电压时，第二节点n2的重置电压被一并写入第一节点n1，使得第一节点n1维持相对稳定的状态，在驱动子电路30驱动发光子电路40发光时，可以提高发光子电路40的亮度稳定性，减小发光子电路在不同刷新率下的亮度差异，避免显示装置在频率切换过程中出现闪烁。
105.如果重置子电路20和第一复位子电路11均与第一复位信号端reset1连接，当第一复位信号端reset1提供信号较慢时，会影响重置子电路20，进而影响显示装置前后帧切换时候的亮度差异，无法实现减小亮度差异的目的。
106.本公开实施例中，重置子电路20与第二复位信号端reset2连接，第一复位子电路11与第一复位信号端reset1连接，第二复位信号端reset2和第一复位信号端reset1分别设置，可以避免或者减少第一复位信号端reset1对第二复位信号端reset2的影响，有利于实现减小显示装置在不同刷新率下的亮度差异。在显示装置中，可以为第二复位信号端reset2单独设置第二复位信号驱动电路。
107.图2a为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图2a所示，第一复位子电路11可以包括第四晶体管t4，第四晶体管t4的栅极与第一复位信号端reset1连接，第四晶体管t4的第一极与初始信号端init连接，第四晶体管t4的第二极与第一节点连接。
108.在一种实施方式中，如图2a所示，存储子电路12可以包括存储电容cst，存储电容cst的两个极板分别与第一电源端vdd和第一节点n1连接。
109.在一种实施方式中，如图2a所示，重置子电路20可以包括第八晶体管t8，第八晶体管t8的栅极与第二复位信号端reset2连接，第八晶体管t8的第一极与第三电源端ru连接，第八晶体管t8的第二极与第二节点n2连接。
110.在一种实施方式中，如图2a所示，数据写入子电路13可以包括第一晶体管t1和第三晶体管t3，第一晶体管t1的栅极与栅信号端gate连接，第一晶体管t1的第一极与数据电压端data连接，第一晶体管t1的第二极与第二节点n2连接。第三晶体管t3的栅极与栅信号端gate连接，第三晶体管t3的第一极与第三节点n3连接，第三晶体管t3的第二极与第一节点n1连接。
111.在一种实施方式中，如图2a所示，第二复位子电路50包括第七晶体管t7，第七晶体
管的栅极与栅信号端gate连接，第七晶体管t7的第一极与初始信号端 init连接，第七晶体管t7的第二极与第四节点n4连接。
112.在一种实施方式中，如图2a所示，控制子电路14包括第五晶体管t5和第六晶体管t6，第五晶体管t5的栅极与控制信号端em连接，第五晶体管t5 的第一极与第一电源端vdd连接，第五晶体管t5的第二极与第二节点n2连接。第六晶体管t6的栅极与控制信号端em连接，第六晶体管t6的第一极与第三节点n3连接，第六晶体管t6的第二极与第四节点n4连接。
113.在一种实施方式中，如图2a所示，驱动子电路30包括第二晶体管t2，第二晶体管t2的栅极与第一节点n1连接，第二晶体管t2的第一极与第二节点n2连接，第二晶体管t2的第二极与第三节点n3连接。
114.需要说明的是，图2a中示出了第一复位子电路11、存储子电路12、重置子电路20、数据写入子电路13、第二复位子电路50、控制子电路14和驱动子电路 30的示例性结构，本领域技术人员可以理解，第一复位子电路、存储子电路、重置子电路、数据写入子电路、第二复位子电路、控制子电路和驱动子电路并不限于图2所示的结构，只要可以实现其功能即可。
115.在一种实施方式中，如图2a所示，重置子电路20可以包括第八晶体管t8，第八晶体管t8的栅极与第二复位信号端reset2连接，第八晶体管t8的第一极与第三电源端ru连接，第八晶体管t8的第二极与第二节点n2连接。
116.驱动子电路30包括第二晶体管t2，第二晶体管t2的栅极与第一节点n1连接，第二晶体管t2的第一极与第二节点n2连接，第二晶体管t2的第二极与第三节点n3连接。
117.第二复位子电路50包括第七晶体管t7，第七晶体管的栅极与栅信号端gate 连接，第七晶体管t7的第一极与初始信号端init连接，第七晶体管t7的第二极与第四节点n4连接。
118.第一复位子电路11可以包括第四晶体管t4，第四晶体管t4的栅极与第一复位信号端reset1连接，第四晶体管t4的第一极与初始信号端init连接，第四晶体管t4的第二极与第一节点连接。
119.存储子电路12可以包括存储电容cst，存储电容cst的两个极板分别与第一电源端vdd和第一节点n1连接。
120.数据写入子电路13可以包括第一晶体管t1和第三晶体管t3，第一晶体管 t1的栅极与栅信号端gate连接，第一晶体管t1的第一极与数据电压端data 连接，第一晶体管t1的第二极与第二节点n2连接。第三晶体管t3的栅极与栅信号端gate连接，第三晶体管t3的第一极与第三节点n3连接，第三晶体管t3的第二极与第一节点n1连接。
121.控制子电路14包括第五晶体管t5和第六晶体管t6，第五晶体管t5的栅极与控制信号端em连接，第五晶体管t5的第一极与第一电源端vdd连接，第五晶体管t5的第二极与第二节点n2连接。第六晶体管t6的栅极与控制信号端em连接，第六晶体管t6的第一极与第三节点n3连接，第六晶体管t6 的第二极与第四节点n4连接。
122.本公开实施例的像素电路，可以采用低温多晶硅(ltps)薄膜晶体管或者低温多晶氧化物(ltpo)薄膜晶体管，各薄膜晶体管可以采用p型薄膜晶体管或者n型薄膜晶体管，各薄膜晶体管的类型可以根据需要设置。
123.在一种实施方式中，第二晶体管t2可以采用低温多晶硅晶体管，也就是说，第二晶
体管t2的有源层的材质为低温多晶硅；第一晶体管t1、第三晶体管t3和第四晶体管t4可以采用低温多晶硅晶体管或低温多晶氧化物晶体管，也就是说，第一晶体管t1、第三晶体管t3和第四晶体管t4的各晶体管的有源层的材质为低温多晶氧化物或低温多晶硅；第七晶体管t7可以采用采用低温多晶硅晶体管或低温多晶氧化物晶体管，也就是说，第七晶体管t7的有源层的材质为低温多晶氧化物或低温多晶硅。当晶体管为低温多晶氧化物晶体管时，可以采用n型薄膜晶体管。
124.示例性地，在图2a中，第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7和第八晶体管t8均为p型晶体管。
125.图2b为本公开另一实施例中像素电路的结构示意图。在一个实施例中，如图2b所示，第四晶体管t4和第七晶体管t7均为p型晶体管，第四晶体管t4 和第七晶体管t7均为ltps晶体管；第一晶体管t1和第三晶体管t3均为n 型晶体管，第一晶体管t1和第三晶体管t3均为ltpo晶体管。第七晶体管t7 的栅极与第一栅信号端gate1连接，第一晶体管t1的栅极和第三晶体管t3的栅极均与第二栅信号端gate2连接。
126.图2c为本公开另一实施例中像素电路的结构示意图。在一个实施例中，如图2c所示，第七晶体管t7为p型晶体管，第七晶体管t7为ltps晶体管；第四晶体管t4、第一晶体管t1和第三晶体管t3均为n型晶体管，第四晶体管 t4、第一晶体管t1和第三晶体管t3均为ltpo晶体管。第七晶体管t7的栅极与第一栅信号端gate1连接，第一晶体管t1的栅极和第三晶体管t3的栅极均与第二栅信号端gate2连接。
127.图3为本公开实施例像素电路在一个实施例中的工作时序图。下面以图2a 所示像素电路为例，结合图3，详细说明本公开实施例像素电路的工作过程。
128.如图3所示，像素电路的工作过程可以包括第一阶段t11、第二阶段t12、第三阶段t13和第四阶段t14。其中，第一电源端vdd持续输出高电平，第二电源端vss持续输出低电平，第三电源端ru输出预设电平。在下文中，采用
“×”
表示晶体管的第一极和第二极处于断开连接的截止状态。
129.在第一阶段t11，第一复位信号端reset1输出有效电平，第二复位信号端 reset2输出无效电平，栅信号端gate输出无效电平，控制信号端em输出无效电平，像素电路中各晶体管的状态如图4a所示，图4a为本公开一实施例中像素电路在第一阶段t11的状态示意图。
130.在第一阶段t11，第四晶体管t4导通，向第一节点n1提供初始信号端init 的信号，存储电容c存储第一节点n1的电荷。第一晶体管t1、第三晶体管 t3、第五晶体管t5、第六晶体管t6、第七晶体管t7和第八晶体管t8均截止，如图4a所示。
131.在第二阶段t12，第一复位信号端reset1输出有效电平，第二复位信号端 reset2输出有效电平，栅信号端gate输出无效电平，控制信号端em输出无效电平，像素电路中各晶体管的状态如图4b所示，图4b为本公开一实施例中像素电路在第二阶段t12的状态示意图。
132.在第二阶段t12，第四晶体管t4导通，在第一节点n1的信号控制下，第二晶体管t2导通；第八晶体管t8导通，基于第三电源端ru的信号，向第二节点n2提供重置电压。第一晶体管t1、第三晶体管t3、第五晶体管t5、第六晶体管t6、和第七晶体管t7均截止，如图4b所示。
133.在第三阶段t13，第一复位信号端reset1输出无效电平，第二复位信号端 reset2输出无效电平，栅信号端gate输出有效电平，控制信号端em输出无效电平，像素电路中各晶
体管的状态如图4c所示，图4c为本公开一实施例中像素电路在第三阶段t13的状态示意图。
134.在第三阶段t13，在第一节点n1的信号控制下，第二晶体管t2导通，在栅信号端gate的信号控制下，第一晶体管t1和第三晶体管t3均导通，数据信号端data的数据信号通过第二节点n2、第三节点n3写入第一节点n1并存储。第七晶体管t7导通，向第四节点n4提供初始信号端init的信号，实现对第四节点n4的复位。第四晶体管t4、第五晶体管t5、第六晶体管t6和第八晶体管t8均截止，如图4c所示。
135.在第四阶段t14，第一复位信号端reset1输出无效电平，第二复位信号端 reset2输出无效电平，栅信号端gate输出无效电平，控制信号端em输出有效电平，像素电路中各晶体管的状态如图4d所示，图4d为本公开一实施例中像素电路在第四阶段t14的状态示意图。
136.在第四阶段t14，在控制信号端em的信号控制下，第五晶体管t5和第六晶体管t6均导通，在第一节点n1的信号控制下，第二晶体管t2导通，第一电源端 vdd、第二节点n2、第三节点n3、第四节点n4与第二电源端vss形成通路，向第二节点n2提供第一电源端vdd的信号，第二晶体管t2基于第二节点n2的信号向第三节点n3提供信号，第三节点n3向第四节点n4提供驱动电信号来驱动发光子电路40发光。其余晶体管均截止，如图4d所示。
137.本公开实施例的像素电路中，重置子电路20采用第二复位信号端reset2的信号进行控制，第一复位子电路11采用第一复位信号端reset1的信号进行控制，重置子电路20和第一复位子电路11采用两路复位信号分别控制，可以更好地实现像素电路的时序，避免对第一节点n1进行复位与对第二节点n2进行电压重置过程中相互干扰。
138.图5为本公开实施例像素电路在另一个实施例中的工作时序图。在图5所示工作时序中，像素电路的工作过程可以包括第一阶段t21、第二阶段t22、第三阶段t23。其中，第一电源端vdd持续输出高电平，第二电源端vss持续输出低电平，第三电源端ru输出预设电平。
139.在第一阶段t21，第一复位信号端reset1输出有效电平，第二复位信号端 reset2输出有效电平，栅信号端gate输出无效电平，控制信号端em输出无效电平，像素电路中各晶体管的状态如图6所示，图6为本公开另一实施例中像素电路在第一阶段的状态示意图。
140.在第一阶段t21，第四晶体管t4导通，向第一节点n1提供初始信号端init 的信号，存储电容c存储第一节点n1的电荷。第八晶体管t8导通，基于第三电源端ru的信号，向第二节点n2提供重置电压。第一晶体管t1、第三晶体管t3、第五晶体管t5、第六晶体管t6、第七晶体管t7均截止，如图6所示。
141.本公开实施例的像素电路在图5所示时序中第二阶段t22的状态及工作过程与图3所示时序中第三阶段t13的状态及工作过程相同；像素电路在图5所示时序中第三阶段t23的状态及工作过程与图3所示时序中第四阶段t14的状态及工作过程相同，在此不再赘述。
142.本公开实施例还提供一种像素电路的驱动方法，应用于本公开任一实施例中的像素电路，驱动方法包括：
143.向第一节点提供初始信号端的信号；
144.基于第三电源端的信号向第二节点提供重置电压；
145.将数据信号端的数据信号通过第二节点、第三节点写入第一节点，并向第四节点提供初始信号端的信号；
146.向第二节点提供第一电源端的信号，并基于第二节点的信号向第三节点提供信号，向第四节点提供第三节点的信号以驱动发光子电路。
147.下面结合图2a和图3详细说明本公开实施例像素电路的驱动过程：
148.第一复位子电路11在第一复位信号端reset1的信号的控制下，向第一节点n1提供初始信号端init的信号；重置子电路20在第二复位信号端reset2的信号的控制下，基于第三电源端ru的信号向第二节点n2提供重置电压；驱动子电路 30在第一节点n1的信号的控制下，使得第二节点n2和第三节点n3导通，数据写入子电路13在栅信号端gate的信号的控制下，将数据信号端data的数据信号通过第二节点n2和第三节点n3写入第一节点n1；控制子电路14在控制信号端 em的信号的控制下，向第二节点提供第一电源端vdd的信号，驱动子电路30 在第一节点n1的控制下，基于第二节点n2的信号线第三节点n3提供信号，控制子电路14在控制信号端em的控制下，向第四节点n4提供第三节点n3的信号，以驱动发光子电路40发光。
149.基于前述实施例的发明构思，本公开实施例还提供了一种显示装置，显示装置包括本公开任一实施例中的像素电路。
150.图7为本公开一实施例中显示装置的像素排布示意图。在一种实施方式中，显示装置可以包括绿色像素g、红色像素r和蓝色像素b，像素排布如图7所示。在图7所示显示装置中，存在两种不同的像素列，例如奇数列像素包括r和b两种像素，偶数列像素包括g像素。
151.图8a为图7所示显示装置中绿色像素采用的像素电路的结构示意图，图8b 为图7所示显示装置中红色像素和蓝色像素采用的像素电路的结构示意图。如图 8a和图8b所示，图7所示像素排布中，偶数列像素中的各像素(绿色像素)可以采用如图8a所示的像素电路，图7所示像素排布中，奇数列像素中的各像素(红色像素和蓝色像素)可以均采用如图8b所示的像素电路。在图8a所示的像素电路中，第八晶体管t8的栅极与绿色重置信号端reset2-g连接，第八晶体管t8的第一极与绿色电源端ru1连接；在图8b所示的像素电路中，第八晶体管t8的栅极与红蓝重置信号端reset2-rb连接，第八晶体管t8的第一极与红蓝电源端ru2 连接。
152.示例性地，绿色电源端ru1和红蓝电源端ru2可以提供不同的电压信号，从而，可以根据需要设置向绿色像素提供的重置电压值，以及设置向红色像素、蓝色像素提供的重置电压值。绿色重置信号端reset2-g和红蓝重置信号端 reset2-rb提供的信号或/和时序可以不相同，从而，可以根据需要设置向绿色像素进行提供重置电压的时间，以及向红色像素、蓝色像素提供重置电压的时间。
153.这样的方式，通过分别控制绿色重置信号端reset2-g、红蓝重置信号端reset2-rb的信号，可以控制向绿色像素以及红色像素、蓝色像素分别提供重置电压的时间，通过设置绿色电源端ru1和红蓝电源端ru2提供的电压值，可以设置设置向不同类型像素列提供的重置电压值，进而可以根据需要设置向不同像素提供的补偿电压，进一步减小显示装置在不同刷新率下的亮度差异，改善频率切换过程中的闪烁。
154.图9为本公开一实施例中显示装置的结构示意图，如图9所示，显示装置可以包括显示区100、第一边框区101和第二边框区102，第一边框区101和第二边框区102分别位于显示区100的相对两侧。显示装置包括m行像素200， m行像素200位于显示区100。m行像素被按照第一方向x划分为多个像素组 201，各像素组包括n行像素200。其中，第一方向x为行排列的方向，例如图 9中的竖直方向，第二方向y为与第一方向x相垂直的方向，例如图9中的水平方向。
155.显示装置还包括多个信号线组202，多个信号线组202与多个像素组201一一对应。
156.各信号线组202包括n条第一栅信号线301，n条第一栅信号线301与对应的像素组中的n行像素一一对应，各第一栅信号线301均沿第二方向y延伸，各第一栅信号线301与对应行中各像素的像素电路均连接。
157.显示装置还包括多个驱动电路组203，驱动电路组203分布于第一边框区101 和第二边框区102，第一边框区101和第二边框区102沿第二方向y分布于显示区 100的相对两侧，例如，在图9中，第一边框区101位于显示区100的左侧，第二边框区102位于显示区100的右侧。多个驱动电路组203与多个信号线组202一一对应，各驱动电路组203包括n个第一栅信号驱动电路(gate1 goa-1)和n个第二栅信号驱动电路(gate1 goa-2)，n个第一栅信号驱动电路位于第一边框区 101，n个第二栅信号驱动电路位于第二边框区102。n个第一栅信号驱动电路的各输出端与对应的信号线组中的n条第一栅信号线301的第一端一一对应连接，n 个第二栅信号驱动电路的各输出端与对应的信号线组中的n条第一栅信号线的第二端一一对应连接。其中，第一端为各信号线的靠近第一边框区101的一端，第二端为各信号线的靠近第二边框区102的一端，例如，第一栅信号线的第一端为第一栅信号线的靠近第一边框区的一端，第一栅信号线的第二端为第一栅信号线的靠近第二边框区的一端。
158.示例性地，在n＝2时，图9示出了相对应的两个像素组、两个信号线组和两个驱动电路组；在n＝4时，图9示出了相对应的一个像素组、一个信号线组和一个驱动电路组。
159.本公开实施例的显示装置，各像素组对应的n条第一栅信号线301，每条第一栅信号线301的第一端与位于第一边框区101的对应的第一栅信号驱动电路连接，每条第一栅信号线的第二端与位于第二边框区102的对应的第二栅信号驱动电路连接，从而，第一栅信号驱动电路从第一端向对应的第一栅信号线提供栅信号，第二栅信号驱动电路从第二端向对应的第一栅信号线提供栅信号，也就是说，栅信号驱动电路采用双边驱动的方式。这样的设置方式有利于可以提高栅信号的刷新频率，进而提高显示装置的刷新率。
160.示例性地，图9所示实施例中，n可以为2，也就是说，各像素组可以包括两行像素。需要说明的是，在其它实施例中，各像素组包括的像素行数并不限于两行，还可以为更多行。
161.在一种实施方式中，各像素的像素电路采用本公开任一实施例中的像素电路。在其它实施例中，各像素的像素电路还可以采用其它结构的像素电路。
162.如图9所示，驱动电路组203分布于第一边框区101和第二边框区102，位于第一边框区101的驱动电路组可以称作驱动电路组203a，位于第二边框区102的驱动电路组可以称作驱动电路组203b。
163.在一种实施方式中，如图9所示，各信号线组202还可以包括n条控制信号线 302，n条控制信号线302与n行像素一一对应，各控制信号线302均沿第二方向y 延伸，各控制信号线302与对应行中各像素的像素电路均连接。
164.各驱动电路组203还可以包括控制信号驱动电路，控制信号驱动电路位于第一边框区101和第二边框区102中的至少一个，每个控制信号驱动电路的输出端与对应的控制信号线302连接。
165.示例性地，控制信号驱动电路可以位于第一边框区101或第二边框区102，控制信号驱动电路的数量可以与控制信号线的数量相同，n个控制信号驱动电路的输出端与n条控
制信号线一一对应连接。示例性地，控制信号驱动电路可以位于第一边框区101或第二边框区102，控制信号驱动电路的数量可以为n/2，每个控制信号驱动电路与两条控制信号线相对应，每个控制信号驱动电路的输出端与对应的两条控制信号线302均连接。上述两种方式中，对控制信号线采用单边驱动，一个控制信号驱动电路驱动一条控制信号线(一拖一)或者一个控制信号驱动电路驱动两条控制信号线(一拖二)。
166.在一种实施方式中，如图9所示，控制信号驱动电路可以包括控制信号的第一驱动电路(em goa-1)和控制信号的第二驱动电路(em goa-2)。
167.示例性地，如图9所示，控制信号的第一驱动电路(em goa-1)的数量为n/2，(n/2)个控制信号的第一驱动电路(em goa-1)位于第一边框区101 和第二边框区102中的其中一个，每个控制信号的第一驱动电路(em goa-1) 的输出端与对应的两条控制信号线302均连接。也就是说，每个控制信号的第一驱动电路依次与两条控制信号线302连接，例如，n＝4时，控制信号的第一驱动电路的数量为2个，第一个控制信号的第一驱动电路对应第一条控制信号线和第二条控制线，第一个控制信号的第一驱动电路的输出端与第一条控制信号线和第二条控制线均连接；第二个控制信号的第一驱动电路对应第三条控制信号线和第四条控制信号线，第二个控制信号的第一驱动电路的输出端与第三条控制信号线和第四条控制信号线均连接。
168.示例性地，如图9所示，控制信号的第二驱动电路(em goa-2)的数量为n/2，(n/2)个控制信号的第二驱动电路(em goa-2)位于第一边框区101 和第二边框区102中的另一个，每个控制信号的第二驱动电路(em goa-2) 的输出端与对应的两条控制信号线302的对应端均连接。也就是说，每个控制信号的第二驱动电路依次与两条控制信号线302连接，例如，n＝4时，控制信号的第二驱动电路的数量为2个，第一个控制信号的第二驱动电路对应第一条控制信号线和第二条控制线，第二个控制信号的第二驱动电路对应第三条控制信号线和第四条控制信号线。第一个控制信号的第一驱动电路的输出端与第一条控制信号线和第二条控制线的对应端均连接，第二个控制信号的第一驱动电路的输出端与第三条控制信号线和第四条控制信号线的对应端均连接；第一个控制信号的第二驱动电路的输出端与第一条控制信号线和第二条控制线的对应端均连接，第二个控制信号的第二驱动电路的输出端与第三条控制信号线和第四条控制信号线的对应端均连接。
169.需要说明的是，控制信号线的对应端为控制信号线的靠近对应驱动电路的一端，例如，在图9中，控制信号线302的左端与位于左侧的控制信号的第一驱动电路(em goa-1)连接，控制信号线302的右端与位于右侧的控制信号的第二驱动电路(em goa-2)连接。
170.需要说明的是，在图9所示实施例中，控制信号的第一驱动电路(emgoa-1)和控制信号的第二驱动电路(em goa-2)的数量均为n/2。在其它实施例中，控制信号的第一驱动电路(em goa-1)和控制信号的第二驱动电路 (em goa-2)的数量可以均为n，n个控制信号的第一驱动电路的输出端与n 条控制信号线的一端一一对应连接；n个控制信号的第二驱动电路的输出端与n 条控制信号线的另一端一一对应连接。
171.在图9所示实施例中，n＝2，因此，控制信号的第一驱动电路(em goa-1) 和控制信号的第二驱动电路(em goa-2)的个数均为1，其中，em goa-1 位于第一边框区101，em goa-2位于第二边框区102，可以理解的是，emgoa-1可以位于第二边框区102，em goa-2位于第一边框区101。这样的方式中，控制信号采用双边驱动，而且一个控制信号驱动电路可以同
时向n行控制信号线302提供控制信号(例如一拖二)，可以减少显示区域100单侧的控制信号驱动电路(em goa)的数量，有利于实现更窄边框。
172.在一种实施方式中，如图9所示，各信号线组202还包括n条第一复位信号线303和n条第二复位信号线304，n条第一复位信号线303与n行像素一一对应，各第一复位信号线303均沿第二方向延伸，各第一复位信号线303与对应行中各像素的像素电路均连接，n条第二复位信号线304与n行像素一一对应，各第二复位信号线304均沿第二方向延伸，各第二复位信号线304与对应行中各像素的像素电路均连接。
173.各驱动电路组203还包括第一复位信号驱动电路(reset1 goa)和第二复位信号驱动电路(reset2 goa)，第一复位信号驱动电路(reset1 goa)和第二复位信号驱动电路(reset2 goa)分别位于第一边框区101和第二边框区102，每个第一复位信号驱动电路(reset1 goa)的输出端与对应的第一复位信号线 303均连接，每个第二复位信号驱动电路(reset2 goa)的输出端与对应的第二复位信号线304均连接。
174.示例性地，第一复位信号驱动电路(reset1 goa)位于第一边框区101和第二边框区102中的一个，第二复位信号驱动电路(reset2 goa)位于第一边框区101和第二边框区102中的另一个。也就是说，第一复位信号线303和第二复位信号线304均采用单边驱动。
175.示例性地，第一复位信号驱动电路(reset1 goa)的数量可以与第一复位信号线303的数量相同，n个第一复位信号驱动电路(reset1 goa)的输出端与n条第一复位信号线303一一对应连接；第二复位信号驱动电路(reset2 goa)的数量可以与第二复位信号线304的数量相同，n个第二复位信号驱动电路(reset2 goa)的输出端与n条第二复位信号线304一一对应连接。
176.在一种实施方式中，如图9所示，第一复位信号驱动电路(reset1 goa) 和第二复位信号驱动电路(reset2 goa)的数量可以均为n/2个，(n/2)个第一复位信号驱动电路(reset1 goa)和(n/2)个第二复位信号驱动电路(reset2 goa)分别位于第一边框区101和第二边框区102，每个第一复位信号驱动电路(reset1 goa)的输出端与对应的两条第一复位信号线303均连接，每个第二复位信号驱动电路(reset2 goa)的输出端与对应的两条第二复位信号线304 均连接。
177.在图9中，n＝2，第一复位信号驱动电路和第二复位信号驱动电路的数量均为1个。例如，在n＝4时，第一复位信号驱动电路和第二复位信号驱动电路的数量均为2个，第一个第一复位信号驱动电路的输出端与第一条第一复位信号线和第二条第一复位信号线均连接，第二个第一复位信号驱动电路的输出端与第三条第一复位信号线和第四条第一复位信号线均连接；第一个第二复位信号驱动电路的输出端与第一条第二复位信号线和第二条第二复位信号线均连接，第二个第二复位信号驱动电路的输出端与第三条第二复位信号线和第四条第二复位信号线均连接。
178.这样的方式，每个第一复位信号驱动电路同时向两条第一复位信号线303 提供第一复位信号，每个第二复位信号驱动电路同时向两条第二复位信号线 304提供第二复位信号，将第一复位信号驱动电路和第二复位信号驱动电路分别设置在显示区101的两侧的边框区，而不是在一侧边框区同时设置第一复位信号驱动电路和第二复位信号驱动电路，有利于实现窄边框。
179.需要说明的是，图9中第一复位信号驱动电路位于第一边框区101，第二复位信号
驱动电路位于第二边框区102，在其它实施例中，第一复位信号驱动电路可以位于第二边框区102，第二复位信号驱动电路可以位于第一边框区 101，可以实现同样的技术效果。
180.图9中示例性地示意出边框区各驱动电路的排布方式，可以理解的是，边框区中的各驱动电路的排布方式可以根据需要设置，在此不作具体限定。
181.图10为本公开另一实施例中显示装置的结构示意图。在图10所示实施例中，当n＝2时，图10示出了2个像素组、2个信号线组和2个驱动电路组，每个像素组包括2行像素；在n＝4时，图10示出了一个像素组、一个信号线组和一个驱动电路组，每个像素组包括4行像素，在图10中，以n＝4为例说明。如图10所示，各信号线组202包括n条第一复位信号线303，n条第一复位信号线303与n行像素一一对应，各第一复位信号线303均沿第二方向y延伸，各第一复位信号线303与对应行中各像素的像素电路均连接。在显示装置中，第 i行像素对应的第一复位信号线与第i-1行像素对应的第一栅信号线连接301，其中，i为大于1的自然数，且i小于或等于m。
182.这样的方式，栅信号驱动电路同时向第i行像素对应的第一栅信号线301 和第i+1行像素对应的第一复位信号线303提供信号，向第i行像素对应的第一栅信号线301提供信号作为栅信号，向第i+1行像素对应的第一复位信号线 303提供的信号作为第一复位信号，参考图3所示时序图，实现了第i行像素的像素电路在第三阶段(数据写入阶段)的同时，第i+1行像素的像素电路进行第一阶段(初始化阶段)，从而可以减小各行像素电路的工作时间，进一步提高刷新率。另外，可以省去第一复位信号驱动电路(reset1 goa)，进一步实现窄边框。
183.需要说明的是，对于显示装置中的第一行像素，可以向第一行像素对应的第一复位信号提供初始化信号，以实现第一行像素的像素电路的初始化。
184.在一种实施方式中，如图10所示，各信号线组202还包括n条第二复位信号线304，n条第二复位信号线304与n行像素200一一对应，各第二复位信号线304均沿第二方向y延伸，各第二复位信号线304与对应行中各像素的像素电路均连接。
185.各驱动电路组还包括第二复位信号驱动电路(reset2 goa)，第二复位信号驱动电路(reset2 goa)位于第一边框区101和第二边框区102中的至少一个，每个第二复位信号驱动电路(reset2 goa)的输出端与对应的第二复位信号线304的对应端均连接。
186.示例性地，第二复位信号驱动电路可以位于第一边框区101或第二边框区 102。第二复位信号驱动电路的数量可以与第二复位信号线304的数量相同，n 个第二复位信号驱动电路的输出端与n条第二复位信号线304的对应端一一对应连接。例如，第二复位信号驱动电路可以位于第一边框区101，第二复位信号驱动电路的数量与第二复位信号线304的数量均为4，4个第二复位信号驱动电路的输出端与4条第二复位信号线304的左端一一对应连接。在另一个示例中，第二复位信号驱动电路的数量可以为n/2，每个第二复位信号驱动电路的输出端与对应的两条第二复位信号线304的对应端一一对应连接。例如，第二复位信号驱动电路可以位于第一边框区101，第二复位信号线304的数量为4，第二复位信号驱动电路的数量为2，第一个第二复位信号驱动电路的输出端与第一条和第二条第二复位信号线304的左端一一对应连接，第二个第二复位信号驱动电路的输出端与第三条和第四条第二复位信号线304的左端一一对应连接。这样的方式，第二复位信号线304采用单边驱动，一拖一或一拖二。
187.在一种实施方式中，如图10所示，第二复位信号驱动电路可以包括(n/2) 个第二复位信号的第一驱动电路(reset2 goa-1)和(n/2)个第二复位信号的第二驱动电路(reset2 goa-2)，(n/2)个第二复位信号的第一驱动电路位于第一边框区101，(n/2)个第二复位信号的第二驱动电路位于第二边框区102，每个第二复位信号的第一驱动电路的输出端与对应的两条第二复位信号线304的第一端均连接，每个第二复位信号的第二驱动电路的输出端与对应的两条第二复位信号线304的第二端均连接。
188.例如，在图10中，n＝4，各驱动电路组包括2个第二复位信号的第一驱动电路(reset2 goa-1)和2个第二复位信号的第二驱动电路(reset2 goa-2)。第一个第二复位信号的第一驱动电路(reset2 goa-1)与第一条第二复位信号线和第二条第二复位信号线相对应，第一个第二复位信号的第一驱动电路 (reset2 goa-1)的输出端与第一条第二复位信号线和第二条第二复位信号线的第一端均连接；第二个第二复位信号的第一驱动电路(reset2 goa-1)与第三条第二复位信号线和第四条第二复位信号线相对应，第二个第二复位信号的第一驱动电路(reset2 goa-1)的输出端与第三条第二复位信号线和第四条第二复位信号线的第一端均连接。
189.第一个第二复位信号的第二驱动电路(reset2 goa-2)与第一条第二复位信号线和第二条第二复位信号线相对应，第一个第二复位信号的第二驱动电路 (reset2 goa-2)的输出端与第一条第二复位信号线和第二条第二复位信号线的第二端均连接；第二个第二复位信号的第二驱动电路(reset2 goa-2)与第三条第二复位信号线和第四条第二复位信号线相对应，第二个第二复位信号的第二驱动电路(reset2 goa-2)的输出端与第三条第二复位信号线和第四条第二复位信号线的第二端均连接。
190.这样的方式，第二复位信号采用双边驱动，而且一个第二复位信号驱动电路可以同时向两行第二复位信号线304提供第二复位信号(例如一拖二)，可以减少显示区域100单侧的第二复位信号的驱动电路的数量，有利于实现更窄边框。
191.需要说明的是，在另一个实施例中，第二复位信号驱动电路可以包括n个第二复位信号的第一驱动电路(reset2 goa-1)和n个第二复位信号的第二驱动电路(reset2 goa-2)，n个第二复位信号的第一驱动电路位于第一边框区 101，n个第二复位信号的第二驱动电路位于第二边框区102，n个第二复位信号的第一驱动电路的输出端与n条第二复位信号线304的第一端一一对应连接， n个第二复位信号的第二驱动电路的输出端与n条第二复位信号线304的第二端一一对应连接。
192.示例性地，如图10所示，控制信号驱动电路(em goa)位于第一边框区 101和第二边框区102中的至少一个，每个控制信号驱动电路的输出端与对应的控制信号线302连接。例如，在图10所示实施例中，控制信号驱动电路可以包括控制信号的第一驱动电路(em goa-1)和控制信号的第二驱动电路(emgoa-2)。控制信号的第一驱动电路(em goa-1)的数量为n/2，(n/2)个控制信号的第一驱动电路位于第一边框区101，每个控制信号的第一驱动电路的输出端与对应的两条控制信号线302均连接。图10所示实施例中n＝4，控制信号的第一驱动电路(em goa-1)的数量为2个，第一个控制信号的第一驱动电路的输出端与第一条控制信号线和第二条控制信号线均连接，第二个控制信号的第一驱动电路的输出端与第三条控制信号线和第四条控制信号线均连接。
193.示例性地，控制信号的第二驱动电路(em goa-2)的数量为n/2，(n/2) 个控制信号
的第二驱动电路位于第二边框区102，每个控制信号的第二驱动电路的输出端与对应的两条控制信号线302的对应端均连接。图10所示实施例中，控制信号的第二驱动电路的数量为2个，第一个控制信号的第一驱动电路的输出端与第一条控制信号线和第二条控制线的对应端均连接，第二个控制信号的第一驱动电路的输出端与第三条控制信号线和第四条控制信号线的对应端均连接；第一个控制信号的第二驱动电路的输出端与第一条控制信号线和第二条控制线的对应端均连接，第二个控制信号的第二驱动电路的输出端与第三条控制信号线和第四条控制信号线的对应端均连接。
194.上文中示出的各实施例的显示装置，既可以适用于p型晶体管的像素电路，也可以适用于n型晶体管的像素电路，如图2a所示的像素电路，其中的第一晶体管t1、第三晶体管t3、第七晶体管t7均为p型晶体管或均为n型晶体管。当第一复位信号线与第一栅信号线连接时，第四晶体管t4与第一晶体管t1的类型相同。
195.图11a为本公开一实施例显示装置中4个时钟信号与4个第一栅信号驱动电路的连接示意图，图11b为图11a中4个时钟信号的示意图。在一种实施方式中，可以向显示装置提供n(例如n＝4)个时钟信号线，n个时钟信号线的时钟信号依次循环出现，n个第一栅信号驱动电路中的第j个第一栅信号驱动电路与n个时钟信号线中的第j个时钟信号线和第j+1个时钟信号线连接，第n个第一栅信号驱动电路与第n个时钟信号线和第一个时钟信号线连接，其中，n 为大于或等于3的自然数，j为大于或等于1的自然数，且j小于n。
196.示例性地，在图11a和图11b所示实施例中，n＝4，4个时钟信号线分别为 ck1、ck2、ck3和ck4，ck1、ck2、ck3和ck4的时钟信号依次循环出现。第一个第一栅信号驱动电路1-gate goa-1与第一个时钟信号线ck1和第二个时钟信号线ck2连接，第二个第一栅信号驱动电路2-gate goa-1与第二个时钟信号线ck2和第三个时钟信号线ck3连接，第三个第一栅信号驱动电路 3-gate goa-1与第三个时钟信号线ck3和第四个时钟信号线ck4连接，第四个第一栅信号驱动电路4-gate goa-1与第四个时钟信号线ck4和第一个时钟信号线ck1连接。
197.需要说明的是，n个第二栅信号驱动电路中的第j个第二栅信号驱动电路与 n个时钟信号线中的第j个时钟信号线和第j+1个时钟信号线连接，第n个第二栅信号驱动电路与第n个时钟信号线和第一个时钟信号线连接。
198.采用3个或3个以上(例如4个)时钟信号接入栅信号驱动电路(gate goa)，假如显示装置共有m行像素，刷新率为b，gate goa采用ck1/2、ck2/3、ck3/4、 ck4/1的信号循环，通过控制一帧时间(1/b)内栅信号的打开与关闭，在一个 4单位时间(1单位时间＝1/(m*b))内，即刷新4行像素，4根时钟信号线承载了4行像素的驱动，并且单个时钟信号线在4单位时间内只工作一次，4个时钟信号线在4单位时间内共输出4个脉冲。相关技术中，每个gate goa均采用ck1/2，在一个4单位时间内，即刷新4行像素，2根时钟信号线承载了4 行像素的驱动，2个时钟信号线在4单位时间内共输出8个脉冲。因此，相比于2个时钟信号接入栅信号驱动电路，采用4个时钟信号接入栅信号驱动电路 (gate goa)，相当于4个时钟信号线的频率降低了约一半，在一个单位时间内，4个时钟信号的平均功耗小于2个时钟信号的功耗，实现了降低功耗的目的。
199.示例性地，向栅信号驱动电路提供时钟信号的数量可以为n个，n为大于2 的偶数，例如，n为4或6或8等。需要说明的是，向第一栅信号驱动电路提供的时钟信号的数量与一个信号线组中第一栅信号线的数量相同。
200.图12a为本公开另一实施例中显示装置的结构示意图。在一种实施方式中，如图12a所示，各信号线组还包括n条第二栅信号线305，n条第二栅信号线 305与对应的像素组中的n行像素一一对应，各第二栅信号线305均沿第二方向y延伸，各第二栅信号线305与对应行中各像素的像素电路中的数据写入子电路均连接，第一栅信号线301与对应像素电路中的第二复位子电路连接。例如，在图2a中，第二栅信号线305与对应行中各像素的像素电路中的第一晶体管t1的栅极和第三晶体管t3的栅极均连接，第一栅信号线301与对应像素电路中的第七晶体管t7的栅极连接。
201.各驱动电路组还包括n个第三栅信号驱动电路(gate2 goa-3)和n个第四栅信号驱动电路(gate2 goa-4)，n个第三栅信号驱动电路(gate2 goa-3) 位于第一边框区101，n个第四栅信号驱动电路(gate2 goa-4)位于第二边框区102，n个第三栅信号驱动电路(gate2 goa-3)的各输出端与对应的信号线组中的n条第二栅信号线305的第一端一一对应连接，n个第四栅信号驱动电路(gate2 goa-4)的各输出端与对应的信号线组中的n条第二栅信号线的第二端一一对应连接。
202.其中，第二复位子电路中的晶体管和数据写入子电路中的晶体管中的一种为p型晶体管，另一种为n型晶体管。
203.示例性地，p型晶体管可以为低温多晶硅(ltps)晶体管，即p型晶体管的有源层的材质为低温多晶硅(ltps)，n型晶体管可以为低温多晶氧化物 (ltpo)晶体管，即n型晶体管的有源层的材质为低温多晶氧化物(ltpo)。例如，如图2b所示像素电路中，数据写入子电路中的晶体管(第一晶体管t1 和第三晶体管t3)为n型晶体管，第二复位子电路中的晶体管(第七晶体管 t7)为p型晶体管。
204.图12a所示实施例示出了相对应的一个像素组、一个信号线组和一个驱动电路组，n＝4，4个第三栅信号驱动电路(gate2 goa-3)位于第一边框区101， 4个第四栅信号驱动电路(gate2 goa-4)位于第二边框区102，4个第三栅信号驱动电路(gate2 goa-3)的输出端与4条第二栅信号线305的左端一一对应连接，4个第四栅信号驱动电路(gate2 goa-4)的输出端与4条第二栅信号线305的右端一一对应连接。可以理解的是，4个第三栅信号驱动电路(gate2 goa-3)位于第二边框区102，4个第四栅信号驱动电路(gate2 goa-4)位于第一边框区101。
205.在本实施例中，第一栅信号驱动电路(gate1 goa-1)、第二栅信号驱动电路(gate1 goa-2)与第一栅信号线的连接方式与图10所示实施例可以相同，控制信号驱动电路(em goa)与控制信号线302的连接方式与图10所示实施例可以相同，第二复位信号驱动电路(reset2 goa)与第二复位信号线303的连接方式与图10所示实施例可以相同，在此不再赘述。
206.在一种实施方式中，如图12a和图12b所示，各信号线组还包括n条第一复位信号线303，n条第一复位信号线303与n行像素一一对应，各第一复位信号线303均沿第二方向y延伸，各第一复位信号线303与对应行中各像素的像素电路均连接。
207.在一个实施例中，在显示装置中，第i行像素对应的第一复位信号线303 与第i-1行像素对应的第一栅信号线301连接，其中，i为大于1的自然数，且 i小于或等于m，第一复位子电路中的晶体管与第二复位子电路中的晶体管的类型相同。
208.在一个实施例中，第i行像素对应的第一复位信号线303与第i-1行像素对应的第
二栅信号线305连接，其中，i为大于1的自然数，且i小于或等于m，第一复位子电路中的晶体管与数据写入子电路中的晶体管的类型相同。
209.在一个实施例中，像素电路采用如图2b所示的像素电路，第一复位子电路中的晶体管即第四晶体管t4与第二复位子电路中的晶体管即第七晶体管的类型相同，示例性地，第四晶体管t4和第七晶体管t7均为p型晶体管，那么，在显示装置中，第i行像素对应的第一复位信号线303可以与第i-1行像素对应的第一栅信号线301连接，如图12a所示。
210.在一个实施例中，像素电路采用如图2c所示的像素电路，第一复位子电路中的晶体管即第四晶体管t4与数据写入子电路中的晶体管即第一晶体管t1和第三晶体管t3的类型相同，示例性地，第四晶体管t4、第一晶体管t1和第三晶体管t3均为n型晶体管，那么，在显示装置中，第i行像素对应的第一复位信号线303可以与第i-1行像素对应的第二栅信号线305连接，如图12b所示。
211.可以理解的是，图12a和图12b所示的实施例，可以适用于n＝2的像素组，当n＝2时，图12a和图12b分别示出了两个像素组、两个信号线组和两个驱动电路组。
212.需要说明的是，栅信号端可以为第一栅信号线或第二栅信号线上的一个连接点，以便第一栅信号线或第二栅信号线向对应的晶体管提供栅信号；控制信号端可以为控制信号线上的一个连接点，以便控制信号线向对应的晶体管提供控制信号；第一复位信号端可以为第一复位信号线上的一个连接点，以便第一复位信号线向对应的晶体管提供第一复位信号；第二复位信号端可以为第二复位信号线上的一个连接点，以便第二复位信号线向对应的晶体管提供第二复位信号。
213.需要说明的是，在上述显示装置的实施例附图中，例如图12a，涉及到第一条、第二条、
…
等或者第一个、第二个、
…
等序数的，在图中按照自上而下的顺序排列。
214.需要说明的是，上文中的不同实施例在不冲突的情况下可以任意结合，任意结合得到的实施例均属于本公开的内容。
215.图13a为一种信号驱动电路的结构示意图。如图13a所示，信号驱动电路可以包括第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第一电容c1 和第二电容c2。第一晶体管t1的栅极和第三晶体管t3的栅极均与第一时钟信号端ck1连接，第一晶体管t1的第一极与触发信号端stv1连接，第一晶体管t1的第二极与第五节点n5连接；第三晶体管t3的第一极与第一电源信号端vgl连接，第三晶体管t3的第二极与第六节点n6连接。第二晶体管t2 的栅极与第五节点n5连接，第二晶体管t2的第一极和第二极分别与第一时钟信号端ck1和第六节点n6连接。第七晶体管t7的栅极与第二时钟信号端ck2 连接，第七晶体管t7的第一极和第二极分别与第五节点n5和第七节点n7连接；第六晶体管t6的栅极与第六节点n6连接，第六晶体管t6的第一极和第二极分别与第二电源信号端vgh和第七节点连接。第八晶体管t8的栅极与第一电源信号端vgl连接，第八晶体管t8的第一极和第二极分别与第五节点 n5和第八节点n8连接。第五晶体管t5的栅极与第五节点n5连接，第五晶体管t5的第一极和第二极分别与第二时钟信号端ck2和输出端out1连接；第四晶体管t4的栅极与第六节点n6连接，第四晶体管t4的第一极和第二极分别与第二电源信号端vgh和输出端out1连接。第一电容c1的两个极板分别与第二电源信号端vgh和第六节点n6连接；第二电容c2的两个极板分别与第二时钟信号端ck2和第八节点n8连接。
216.示例性地，本公开实施例的显示装置中，栅信号驱动电路、控制信号驱动电路、第一复位信号驱动电路和第二复位信号驱动电路均可以采用图13a所示的信号驱动电路。图13a所示的信号驱动电路的工作时序可以采用本领域常用的时序，在此不再赘述。
217.图13b为图11a中第二个栅信号驱动电路的结构示意图，图13c为图11a 中第三个栅信号驱动电路的结构示意图，图13d为图11a中第四个栅信号驱动电路的结构示意图。图11a中第一个栅信号驱动电路可以采用图13a所示的结构。
218.图14为图13a～图13b所示实施例中栅信号驱动电路的工作时序图。从图 14可以看出，4个栅信号驱动电路各输出一次栅信号，四个时钟信号线ck1、 ck2、ck3、ck4各输出一个脉冲，即刷新4行像素，4根时钟信号线承载了4 行像素的驱动，并且单个时钟信号线在4单位时间内只工作一次，4个时钟信号线在4单位时间内共输出4个脉冲。
219.相关技术中，如图13a所示的栅信号驱动电路中，第六晶体管t6的第一极与第二电源信号端vgh连接，第四晶体管t4的第一极与第二电源信号端vgh 连接，第一电容c1第一极板与第二电源信号端vgh连接。实际工作中，第六晶体管t6的第一极、第四晶体管t4的第一极和第一电容c1的第一极板对电压的需求并不相同。但为了使得电压信号同时满足第六晶体管t6的第一极、第四晶体管t4的第一极和第一电容c1的第一极板的需求，第二电源信号端 vgh提供的电压为三个电压信号中最大的一个，导致功耗浪费。
220.图15为本公开一实施例信号驱动电路的结构示意图，图15所示的信号驱动电路也可以叫做移位寄存器。如图15所示，信号驱动电路可以包括第一输入单元71、第二输入单元72、上拉单元73、下拉单元74、第一输出单元75和第二输出单元76。
221.第一输入单元71分别与第一时钟信号端ck1、第四电源端vgl和第六节点n6连接，用于在第一时钟信号端ck1的信号的控制下，向第六节点n6提供第四电源端vgl的信号。
222.第二输入单元72分别与触发信号端stv、第一时钟信号端ck1和第五节点n5连接，用于在第一时钟信号端ck1的信号的控制下，向第五节点n5提供触发信号端stv的信号。
223.上拉单元73分别与第五节点n5、第六节点n6和第一时钟信号端ck1连接，用于在第五节点n5的信号的控制线，向第六节点n6提供第一时钟信号端 ck1的信号。
224.下拉单元74分别与第一电压信号端vgh1、第六节点n6和第二时钟信号端ck2连接，用于在第六节点n6和第二时钟信号端ck2的控制下，向第五节点n5提供第一电压信号端vgh1的信号。
225.第一输出单元75分别与第二电压信号端vgh2、第三电压信号端vgh3、第六节点n6和输出端out连接，用于存储第六节点n6的电荷，并在第六节点n6的信号的控制下，向输出端out提供第三电压信号端vgh3的信号。
226.第二输出单元76分别与第二时钟信号端ck2、第五节点n5和输出端out 连接，用于在第五节点n5的控制下，向输出端out提供第二时钟信号端ck2 的信号。
227.其中，第一电压信号端vgh1、第二电压信号端vg2和第三电压信号端 vgh2所提供的信号不相同。
228.图16为本公开另一实施例中信号驱动电路的结构示意图。如图16所示，信号驱动电路与第一电压信号端vgh1、第二电压信号端vgh2和第三电压信号端vgh3均连接，第一电压信号端vgh1、第二电压信号端vgh2和第三电压信号端vgh3可以提供不同的电压信号，第一电压信号端vgh1提供的电压信号只需要满足第六晶体管t6的需求，第二电压信号端vgh2
提供的电压信号只需要满足第一电容c1的需求，第三电压信号端vgh3提供的电压信号只需要满足第四晶体管t4的需求，三个电压信号端不需要为了同时满足提供第六晶体管t6、第一电容c1和第四晶体管t4的需求而输出三者中最大的电压信号，降低了信号驱动电路的功耗。
229.图17为图16所示信号驱动电路的一个时序图。示例性地，图16所示信号驱动电路可以为栅信号驱动电路。参考图16和图17可以看出，t3-t4时刻，与第六晶体管t6连接的第一电压信号端vgh1提供的信号是为了使得第五晶体管t5截止，而与第一电容c1连接的第二电压信号端vgh2提供的信号是为了充放电期间ck信号的跳变使第四晶体管t4截止，与第四晶体管t4连接的第三电压信号段vgh3的信号是为了提供给输出端out，因此，可通过对不同需求的晶体管或者电容c设定不同的电压信号vgh，进而降低功耗。
230.图18为本公开另一实施例中信号驱动电路的结构示意图。如图18所示，信号驱动电路与第一电压信号端vgh1、第二电压信号端vgh2、第三电压信号端 vgh3和第四电压信号端vgh4均连接，第一电压信号端vgh1、第二电压信号端vgh2、第三电压信号端vgh3和第四电压信号端vgh4可以提供不同的电压信号。第一电压信号端vgh1提供的电压信号只需要满足第六晶体管t6的需求，第二电压信号端vgh2只需要满足第一电容c1的需求，第三电压信号端vgh3 提供的电压信号只需要满足第四晶体管t4的需求，第四电压信号端vgh4提供的电压信号只需要满足第八晶体管t8的需求。四个电压信号端不需要为了同时满足提供第六晶体管t6、第一电容c1、第四晶体管t4和第八晶体管t8的需求而输出四者中最大的电压信号，降低了信号驱动电路的功耗。在一个实施例中，第三电压信号端vgh3和第四电压信号端vgh4提供的电压信号可以相同，因此，第三电压信号端vgh3和第四电压信号端vgh4可以合并为一个电压信号端。
231.图19为图18所示信号驱动电路的一个时序图。参考图18和图19可以看出， t2和t4时刻，ck2输出有效电平，使得对应晶体管导通，ck1输出无效电平，使得对应晶体管截止，与第六晶体管t6连接的第一电压信号端vgh1提供的电压信号使得第五晶体管t5管截止，并对第二电容c2进行充电，t3阶段ck2由输出有效电平转化为输出无效电平，第一电容c1进行放电。t5和t7时刻，与第八晶体管t8连接的第四电压信号端vgh4提供的电压信号使得第四晶体管t4截止。由此可见，与第六晶体管t6连接的第一电压信号端vgh1提供的电压信号的作用是使得第五晶体管t5截止，与第八晶体管t8连接的第四电压信号端vgh4提供的电压信号的作用是使得第四晶体管t4截止，与第一电容c1连接的第二电压信号端vgh2提供的电压信号的作用是稳压，与第四晶体管t4连接的第三电压信号端vgh3提供的电压信号的作用是输出第三电压信号端vgh3的电压信号来控制像素电路中的晶体管。因此，四个电压信号端提供的电压信号的作用可以不相同，可以将第一电压信号端vgh1、第二电压信号端vgh2、第三电压信号端vgh3和第四电压信号端vgh4设置为提供不同的电压信号，只要满足其作用即可，实现降低功耗的目的。
232.示例性地，本公开实施例中，信号驱动电路可以为栅信号驱动电路、控制信号的驱动电路或复位信号的驱动电路等，信号驱动电路输出的信号可以用来控制像素电路中的晶体管。
233.本公开实施例的显示装置中，驱动电路组中的栅信号驱动电路、控制信号驱动电路、第一复位信号驱动电路和第二复位信号驱动电路均可以采用本公开任一实施例中的信
号驱动电路。
234.本公开实施例的显示装置中，像素可以采用本公开任一实施例中的像素电路。
235.本公开实施例中的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
236.在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
237.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
238.在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
239.在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
240.上文的公开提供了许多不同的实施方式或例子用来实现本公开的不同结构。为了简化本公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本公开。此外，本公开可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
241.以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。