1.本实用新型涉及显示技术领域，更具体地，涉及一种显示面板和显示装置。


背景技术：

2.目前，显示技术被广泛应用于电视、手机以及公共信息的显示，为人们的日常生活及工作带来了巨大的便利。现有技术中，用于显示画面的显示面板中都需要采用扫描驱动电路来给像素电路提供驱动信号，以控制显示面板实现运行扫描的功能，使得输入到显示面板的图像数据能够实时刷新，从而实现动态显示。
3.但是，现有的扫描驱动电路的输出信号不稳定，影响显示效果。


技术实现要素：

4.有鉴于此，本实用新型提供了一种显示面板和显示装置，以解决现有技术中驱动电路的输出信号不稳定的问题。
5.本实用新型提供一种显示面板，包括：驱动电路，驱动电路包括相互级联的n级移位寄存器，n≥2；移位寄存器包括：第一控制单元，第一控制单元用于接收输入信号并响应于第一时钟信号而控制第一节点的信号；第二控制单元，第二控制单元用于接收第一电压信号和第二电压信号，并响应于第一节点的信号、第一时钟信号、第二时钟信号而控制第二节点的信号；第三控制单元，第三控制单元用于接收第一电压信号和第二电压信号，并响应于第二节点的信号和第三节点的信号，控制输出信号，第三节点与第一节点连接，第一电压信号为高电平信号，第二电压信号为低电平信号；其中，第二控制单元包括调节单元，调节单元用于在第一节点的信号以及第三节点的信号均为低电平信号，且第二时钟信号为低电平信号时，保持第一节点的低电平信号。
6.基于同一思想，本实用新型还提供了一种显示装置，该显示装置包括上述显示面板。
7.与现有技术相比，本实用新型提供的显示面板和显示装置，至少实现了如下的有益效果：
8.本实用新型提供的显示面板中，第二控制单元包括调节单元，调节单元用于在第一节点的信号以及第三节点的信号均为低电平信号，且第二时钟信号为低电平信号时，保持第一节点的低电平信号，从而保持第三节点的低电平信号，可以提高第三控制单元生成的输出信号的稳定性，从而提高驱动电路所输出信号的稳定性。
9.当然，实施本实用新型的任一产品不必特定需要同时达到以上所述的所有技术效果。
10.通过以下参照附图对本实用新型的示例性实施例的详细描述，本实用新型的其它特征及其优点将会变得清楚。
附图说明
11.被结合在说明书中并构成说明书的一部分的附图示出了本实用新型的实施例，并且连同其说明一起用于解释本实用新型的原理。
12.图1是现有技术中的一种移位寄存器的电路示意图；
13.图2是图1所述的移位寄存器的驱动时序图；
14.图3是本实用新型提供的一种显示面板的平面示意图；
15.图4是本实用新型提供的一种驱动电路的结构示意图；
16.图5是本实用新型提供的一种移位寄存器的框架结构示意图；
17.图6是本实用新型提供的另一种移位寄存器的框架结构示意图；
18.图7是本实用新型提供的又一种移位寄存器的框架结构示意图；
19.图8是本实用新型提供的又一种移位寄存器的电路示意图；
20.图9是本实用新型提供的又一种移位寄存器的电路示意图；
21.图10是本实用新型提供的又一种移位寄存器的电路示意图；
22.图11是本实用新型提供的又一种移位寄存器的电路示意图；
23.图12是本实用新型提供的又一种移位寄存器的电路示意图；
24.图13是本实用新型提供的移位寄存器的一种驱动时序图；
25.图14是本实用新型提供的移位寄存器的另一种驱动时序图；
26.图15是本实用新型提供的移位寄存器的又一种驱动时序图；
27.图16是本实用新型提供的一种显示装置的平面示意图。
具体实施方式
28.现在将参照附图来详细描述本实用新型的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本实用新型的范围。
29.以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本实用新型及其应用或使用的任何限制。
30.对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
31.在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
32.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
33.为解决显示面板中驱动电路的输出信号不稳定的问题，实用新型人进行了如下的研究：图1是现有技术中的一种移位寄存器的电路示意图，图2是图1所述的移位寄存器的驱动时序图。参考图1和图2，在t1时段，输入信号in为高电平，时钟信号ck为低电平，晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为高电平，晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为高电平，晶体管m6导通，第四节点n4为低电平，晶体管m3导通，第五节点n5为高电平，时钟信号xck为高电平，第二节点n2保持为高电平，输出信号out保持输出低电平。
34.在t2时段，输入信号in为高电平，时钟信号ck为高电平，晶体管m13关断，第一节点n1保持为高电平，晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为高电平，晶体管m6关断，第四节点n4保持为低电平，晶体管m3导通，第五节点n5为高电平，时钟信号xck为低电平，第二节点n2变为低电平，输出信号out输出高电平。
35.在t3时段，输入信号in为高电平，时钟信号ck为低电平，晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为高电平，晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为高电平，晶体管m6导通，第四节点n4为低电平，晶体管m3导通，第五节点n5为高电平，时钟信号xck为高电平，第二节点n2保持为低电平，输出信号out保持输出高电平。
36.在t4时段，输入信号in为低电平，时钟信号ck为高电平，晶体管m13关断，第一节点n1保持为高电平，晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为高电平，晶体管m6关断，第四节点n4保持为低电平，晶体管m3导通，第五节点n5为高电平，时钟信号xck为低电平，第二节点n2变为低电平，输出信号out保持输出高电平。
37.在t5时段，输入信号in为低电平，时钟信号ck为低电平，晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为低电平，晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为低电平，晶体管m6导通，第四节点n4为低电平，晶体管m3导通，第五节点n5为高电平，时钟信号xck为高电平，晶体管m10导通，第二节点n2为高电平，输出信号out保持输出低电平。
38.在t6时段，输入信号in为低电平，时钟信号ck为高电平，晶体管m13关断，第一节点n1保持为低电平，晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为低电平，晶体管m6关断，第七晶体管m7导通，第四节点n4为高电平，晶体管m3导通，第五节点n5为高电平，时钟信号xck为低电平，第二节点n2变为高电平，输出信号out保持输出低电平。
39.由于在t5时段，时钟信号ck为低电平，时钟信号xck为高电平，第一节点n1为低电平，晶体管m1关断，晶体管m3导通，第五节点n5为高电平。在t6时段，时钟信号ck为高电平，时钟信号xck为低电平，晶体管m3关断，晶体管m13关断，第一节点n1和第五节点n5均为浮空节点，晶体管m1导通，电荷会在第一节点n1和第五节点n5导通，由于第一节点n1为低电平，第五节点n5为高电平，因而第一节点n1拉低第五节点n5的电位，第五节点n5抬高第一节点n1的电位，第一节点n1的电位的上升会导致第三节点n3的电位的上升，从而影响了晶体管m15的状态，从而造成输出信号out不稳定的问题。
40.基于上述研究，本技术提供了一种显示面板和显示装置，解决了现有技术中驱动电路的输出信号不稳定的问题。关于本技术提供的具有上述技术效果的显示面板，详细说明如下：
41.图3是本实用新型提供的一种显示面板的平面示意图，参考图3，本实施例提供一种显示面板，包括：驱动电路100和多个像素200，每个像素200中都设有一个像素电路210。驱动电路100通过信号线与像素电路210相连，来向像素电路210提供驱动信号，以使像素电路210驱动像素200发光，进行画面的显示。
42.需要说明的是，图3中仅以一种显示面板的结构为例进行说明，图3中示例性的示出了驱动电路200位于显示面板的一侧，在本实用新型其他实施例中，驱动电路200还可以
位于显示面板的两侧，本实用新型在此不再赘述。
43.图4是本实用新型提供的一种驱动电路的结构示意图，图5是本实用新型提供的一种移位寄存器的框架结构示意图，参考图4和图5，本实用新型实施例中，显示面板中驱动电路100包括相互级联的n级移位寄存器110，n≥2；
44.驱动电路100中的移位寄存器110包括第一控制单元10、第二控制单元20和第三控制单元30。
45.其中，第一控制单元10用于接收输入信号in并响应于第一时钟信号ck而控制第一节点n1的信号；
46.第二控制单元20用于接收第一电压信号vgh和第二电压信号vgl，并响应于第一节点n1的信号、第一时钟信号ck、第二时钟信号xck而控制第二节点n2的信号；
47.第三控制单元30用于接收第一电压信号vgh和第二电压信号vgl，并响应于所述第二节点n2的信号和第三节点n3的信号，控制输出信号out，第三节点n3与第一节点n1连接，第一电压信号vgh为高电平信号，第二电压信号vgl为低电平信号。
48.第二控制单元20包括调节单元230，调节单元230用于在第一节点n1的信号以及第三节点n3的信号均为低电平信号，且第二时钟信号xck为低电平信号时，保持第一节点n1的低电平信号，从而保持第三节点n3的低电平信号，可以提高第三控制单元30生成的输出信号out的稳定性，从而提高驱动电路100所输出信号的稳定性。
49.图6是本实用新型提供的另一种移位寄存器的框架结构示意图，参考图6，在一些可选实施例中，第二控制单元20包括第一子控制单元21、第二子控制单元22及第三子控制单元23。
50.其中，第一子控制单元21用于至少接收第二电压信号vgl，并响应于第一时钟信号ck以及第一节点n1的信号，控制第四节点n4的信号；
51.第二子控制单元22用于接收第一电压信号vgh和第四节点n4的信号，并响应于第二时钟信号xck和第一节点n1的信号，控制第二节点n2的信号；
52.第三子控制单元23连接于第一电压信号vgh与第一节点n1之间，且，第三子控制单元23包括调节单元230。
53.图7是本实用新型提供的又一种移位寄存器的框架结构示意图，参考图7，在一些可选实施例中，第三子控制单元23包括第一晶体管m1，第一晶体管m1的源极连接于第五节点n5，漏极连接于第一节点n1，其中，第五节点n5耦接至第一电压信号vgh。可以理解的是，第五节点n5可以直接连接至第一电压信号vgh，第五节点n5和第一电压信号vgh之间也可以设置晶体管，第五节点n5通过晶体管至第一电压信号vgh。
54.第三子控制单元23中调节单元230用于控制第五节点n5的信号，或者，控制第一晶体管m1的开启和关断，从而实现在第一节点n1的信号以及第三节点n3的信号均为低电平信号，且第二时钟信号xck为低电平信号时，保持第一节点n1的低电平信号。
55.图8是本实用新型提供的又一种移位寄存器的电路示意图，参考图8，在一些可选实施例中，调节单元230用于在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，控制第一晶体管m1保持关断，从而实现在第一节点n1的信号以及第三节点n3的信号均为低电平信号，且第二时钟信号xck为低电平信号时，保持第一节点n1的低电平信号。
56.继续参考图8，在一些可选实施例中，在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第四节点n4的信号为高电平信号，调节单元230用于接收第二时钟信号xck，并响应于第四节点n4的信号，控制第一晶体管m1的栅极电位，从而控制第一晶体管m1保持关断。
57.在一些可选实施例中，第一晶体管m1为pmos晶体管，第一晶体管m1的栅极接收高电平信号时，第一晶体管m1保持关断。需要说明的是，本实施例中示例性的示出了第一晶体管m1为pmos晶体管，在本实用新型其他实施例中，第一晶体管m1还可以为nmos晶体管，第一晶体管m1的栅极接收低电平信号时，第一晶体管m1保持关断。
58.继续参考图8，在一些可选实施例中，调节单元230包括第二晶体管m2，第二晶体管m2的栅极连接于第四节点n4，源极用于接收第二时钟信号xck，漏极连接于第一晶体管m1的栅极。
59.在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第四节点n4的信号为高电平信号，控制第二晶体管m2关断，第二时钟信号xck的低电平信号无法传输至第一晶体管m1的栅极，第一晶体管m1的栅极保持高电平信号，从而控制第一晶体管m1保持关断。
60.继续参考图8，在一些可选实施例中，第五节点n5直接连接至第一电压信号vgh，即第五节点n5的信号长期保持为第一电压信号vgh，在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，控制第一晶体管m1保持关断，从而避免第一电压信号vgh对第一节点n1的信号造成干扰，使得第一节点n1保持低电平信号。
61.图9是本实用新型提供的又一种移位寄存器的电路示意图，参考图9，在一些可选实施例中，第三子控制模块23包括第三晶体管m3，第三晶体管m3的源极连接第一电压信号vgh，漏极连接于第五节点n5，栅极耦接至第四节点n4，当第四节点n4的信号为低电平信号时，第三晶体管m3导通，第一电压信号vgh传输至第五节点n5。
62.在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，第五节点n5为第一电压信号vgh，控制第一晶体管m1保持关断，从而避免第一电压信号vgh对第一节点n1的信号造成干扰，使得第一节点n1保持低电平信号。
63.图10是本实用新型提供的又一种移位寄存器的电路示意图，参考图10，在一些可选实施例中，第三子控制模块23包括第四晶体管m4，第四晶体管m4的源极连接于第四节点n4，栅极连接第二时钟信号xck，漏极连接于第三晶体管m3的栅极，当第二时钟信号xck为高电平信号时，第四晶体管m4关断，第四节点n4的低电平信号无法传输至第三晶体管m3，第三晶体管m3关断，从而第一电压信号vgh无法传输至第五节点n5。
64.在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，控制第一晶体管m1保持关断，进一步避免第一电压信号vgh通过第五节点n5对第一节点n1的信号造成干扰，使得第一节点n1保持低电平信号。
65.图11是本实用新型提供的又一种移位寄存器的电路示意图，参考图11，在一些可选实施例中，调节单元230用于在第一节点n1的信号以及第三节点n3的信号均为低电平信
号，第一时钟信号ck为低电平信号，第二时钟信号xck为高电平信号时，控制第五节点n5与第一电压信号vgh之间断开连接，从而第一电压信号vgh无法传输至第五节点n5。
66.从而在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，避免第一电压信号vgh通过第五节点n5对第一节点n1的信号造成干扰，使得第一节点n1保持低电平信号。
67.继续参考图11，在一些可选实施例中，第三子控制模块23包括第三晶体管m3，第三晶体管m3的源极连接第一电压信号vgh，漏极连接于第五节点n5，栅极耦接至调节单元230，调节单元230用于接收第四节点n4的信号，并响应于第二时钟信号xck，控制第三晶体管m3的栅极电位。
68.在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为低电平信号，第二时钟信号xck为高电平信号时，调节单元230关断，第四节点n4的低电平信号无法传输至第三晶体管m3的栅极，从而第三晶体管m3关断，第一电压信号vgh无法传输至第五节点n5。
69.从而在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，第四节点n4的高电平传输至第三晶体管m3的栅极，从而控制第三晶体管m3关断，避免第一电压信号vgh通过第五节点n5对第一节点n1的信号造成干扰，使得第一节点n1保持低电平信号。
70.继续参考图11，在一些可选实施例中，调节单元230包括第四晶体管m4，第四晶体管m4的源极连接于第四节点n4，栅极连接第二时钟信号xck，漏极连接于第三晶体管m3的栅极。
71.在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为低电平信号，第二时钟信号xck为高电平信号时，第四晶体管m4关断，第四节点n4的低电平信号无法传输至第三晶体管m3的栅极，从而第三晶体管m3关断，第一电压信号vgh无法传输至第五节点n5。
72.从而在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，第四晶体管m4导通，第四节点n4的高电平传输至第三晶体管m3的栅极，从而控制第三晶体管m3关断，避免第一电压信号vgh通过第五节点n5对第一节点n1的信号造成干扰，使得第一节点n1保持低电平信号。
73.继续参考图11，第三晶体管m3和第四晶体管m4均为pmos晶体管。需要说明的是，在本实用新型其他实施例中，第三晶体管m3和第四晶体管m4还可以为nmos晶体管，此时相应的控制信号也相应改变。
74.图12是本实用新型提供的又一种移位寄存器的电路示意图，参考图12，在一些可选实施例中，调节单元230用于在第一节点n1的信号以及第三节点n3的信号均为低电平信号，且第一时钟信号ck为高电平信号时，控制第五节点n5的信号为低电平信号。
75.从而在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，避免第五节点n5为高电平信号时对第一节点n1的信号造成干扰，使得第一节点n1保持低电平信号。
76.继续参考图12，在一些可选实施例中，第三子控制模块23包括第三晶体管m3，第三晶体管m3的源极连接第一电压信号vgh，漏极连接于第五节点n5，栅极耦接至第四节点n4，调节单元230用于接收第二电压信号vgl，并响应于第四节点n4的信号，控制第五节点n5的信号。
77.从而在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，第四节点n4为高电平，调节单元230控制第五节点n5的信号为低电平信号，且第四节点n4的高电平传输至第三晶体管m3的栅极，控制第三晶体管m3关断，避免第一电压信号vgh传输至第五节点n5，使得第五节点n5保持低电平信号，第一节点n1保持低电平信号。
78.通过第四节点n4的信号控制调节单元230的关断和开启，在一些可选实施例中，第四节点n4的信号为高电平信号时，调节单元230开启，第四节点n4的信号为低电平信号时，调节单元230关断。
79.继续参考图12，在一些可选实施例中，调节单元230包括第五晶体管m5，第五晶体管m5的源极连接第二电压信号vgl，漏极连接于第五节点n5，栅极连接于第四节点n4。
80.在第一节点n1的信号以及第三节点n3的信号均为低电平信号，第一时钟信号ck为高电平信号，第二时钟信号xck为低电平信号时，第一节点n1为低电平信号，第四节点n4为高电平，第五晶体管m5导通，第二电压信号vgl传输至第五节点n5，且第四节点n4的高电平传输至第三晶体管m3的栅极，控制第三晶体管m3关断，避免第一电压信号vgh传输至第五节点n5，使得第五节点n5保持第二电压信号vgl，从而第五节点n5不会拉高第一节点n1的信号，使得第一节点n1保持低电平信号。
81.在一些可选实施例中，第一晶体管m1与第三晶体管m3均为pmos型晶体管，第五晶体管m5为nmos型晶体管。
82.需要说明的是，在本实用新型其他实施例中，第三晶体管m1、第三晶体管m3和第五晶体管m5还可以为其他晶体管，相应的，第三晶体管m1、第三晶体管m3和第五晶体管m5控制信号也相应改变。
83.在上述任一实施例的基础上，如图8至图12所示，可选的，其中，第一子控制单元21包括第六晶体管m6和第七晶体管m7。
84.其中，第六晶体管m6的源极连接第二电压信号vgl，漏极连接于第四节点n4，栅极连接第一时钟信号ck；第七晶体管m7的源极连接第一时钟信号ck，漏极连接于第四节点n4，栅极连接于第一节点n1。
85.第二子控制单元22包括第八晶体管m8、第九晶体管m9、第十晶体管m10和第一电容c1。
86.其中，第八晶体管m8的源极连接第二时钟信号xck，漏极连接第六节点n6，栅极连接于第四节点n4；第九晶体管m9的源极连接于第六节点n6，漏极连接于第二节点n2，栅极连接于第二时钟信号xck；第十晶体管m10的源极连接第一电压信号vgh，漏极连接于第二节点n2，栅极连接于第一节点n1；第一电容c1的第一极板连接于第四节点n4，第二极板连接于第五节点n5。
87.在上述任一实施例的基础上，如图8至图12所示，可选的，其中，第二子控制单元22还包括第十一晶体管m11和第十二晶体管m12。
88.其中，第十一晶体管m11的源极连接于第四节点n4，漏极连接于第八晶体管m8的栅极，栅极连接于第二电压信号vgl；第十二晶体管m12的源极连接于第一节点n1，漏极连接于第三节点n3，栅极连接于第二电压信号vgl。
89.在上述任一实施例的基础上，如图8至图12所示，可选的，其中，第一控制单元10包括第十三晶体管m13，其中，第十三晶体管m13的源极连接输入信号in，漏极连接于第一节点n1，栅极连接第一时钟信号ck。
90.第三控制单元30包括第十四晶体管m14、第十五晶体管m15、第二电容c2和第三电容c3。
91.其中，第十四晶体管m14的源极连接第一电压信号vgh，漏极连接输出信号out，栅极连接于第二节点n2；第十五晶体管m15的源极连接第二电压信号vgl，漏极连接输出信号out，栅极连接于第三节点n3；第二电容c2的第一极板连接第一电压信号vgh，第二极板连接于第二节点n2；第三电容c3的第一极板连接于第三节点n3，第二极板连接第二电压信号vgh或者输出信号out。
92.下面结合移位寄存器中各信号的时序图，对本实用新型所述的移位寄存器的工作过程进行说明。
93.图13是本实用新型提供的移位寄存器的一种驱动时序图，请结合图8和图13。
94.在t1时段，输入信号in为高电平，第一时钟信号ck为低电平，第十三晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为高电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平；第五节点n5为高电平；第二晶体管m2导通，第二时钟信号xck为高电平，第二时钟信号xck的信号传输至第一晶体管m1的栅极，第一晶体管m1关断；第三节点n3为高电平，第十五晶体管m15关断，第二节点n2保持为高电平，第十四晶体管m14关断，输出信号out保持输出低电平。
95.在t2时段，输入信号in为高电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为高电平；第六晶体管m6关断，第四节点n4保持为低电平；第五节点n5为高电平；第二晶体管m2导通，第二时钟信号xck为低电平，第二时钟信号xck的信号传输至第一晶体管m1的栅极，第一晶体管m1导通；第三节点n3为高电平，第十五晶体管m15关断，第二时钟信号xck为低电平，第二节点n2变为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，输出信号out输出高电平。
96.在t3时段，输入信号in为高电平，第一时钟信号ck为低电平，第十三晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为高电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平；第五节点n5为高电平；第二晶体管m2导通，第二时钟信号xck为高电平，第二时钟信号xck的信号传输至第一晶体管m1的栅极，第一晶体管m1关断；第三节点n3为高电平，第十五晶体管m15关断，第二节点n2保持为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，输出信号out输出高电平。
97.在t4时段，输入信号in为低电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点
n3，第三节点n3保持为高电平；第六晶体管m6关断，第四节点n4保持为低电平；第五节点n5为高电平；第二晶体管m2导通，第二时钟信号xck为低电平，第二时钟信号xck的信号传输至第一晶体管m1的栅极，第一晶体管m1导通；第三节点n3为高电平，第十五晶体管m15关断，第二时钟信号xck为低电平，第二节点n2保持为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，输出信号out输出高电平。
98.在t5时段，输入信号in为低电平，第一时钟信号ck为低电平，第十三晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为低电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为低电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平；第五节点n5为高电平；第二晶体管m2导通，第二时钟信号xck为高电平，第二时钟信号xck的信号传输至第一晶体管m1的栅极，第一晶体管m1关断；第二节点n2为高电平，第十四晶体管m14关断，第三节点n3为低电平，第十五晶体管m15导通，第二电压信号vgl传输至输出信号out，输出信号out输出低电平。
99.在t6时段，输入信号in为低电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为低电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为低电平；第五节点n5为高电平；第六晶体管m6关断，第十晶体管m10导通，第十一晶体管m11导通，第二时钟信号xck为低电平，第九晶体管m9导通，第一电压信号vgh传输至第四节点n4，第四节点n4为高电平；第二晶体管m2关断，第一晶体管m1保持关断；第二时钟信号xck为低电平，第二节点n2保持为高电平，第十四晶体管m14关断，第三节点n3为低电平，第十五晶体管m15导通，第二电压信号vgl传输至输出信号out，输出信号out输出低电平。
100.只有在第四节点n4和第二时钟信号xck均为低电平时，第一晶体管m1才处于导通状态，因此，在t5时段和在t6时段，第一晶体管m1均处于关断状态，从而避免在t6时段，第五节点n5的高电平信号影响第一节点n1的低电平信号，可以保持第一节点n1的低电平信号，从而保持第三节点n3的低电平信号，可以提高第三控制单元30生成的输出信号out的稳定性，从而提高驱动电路100所输出信号的稳定性。
101.图9所述的移位寄存器中，增加了第三晶体管m3，但是，在t1时段至t6时段，第一节点n1、第二节点n2、第三节点n3、第四节点n4、第五节点n5和输出信号out的电平都与上述过程相同，即图9所示的移位寄存器中各节点的信号的时序图也如图13所示。
102.因此，图9所述的移位寄存器中，只有在第四节点n4和第二时钟信号xck均为低电平时，第一晶体管m1才处于导通状态，因此，在t5时段和在t6时段，第一晶体管m1均处于关断状态，从而避免在t6时段，第五节点n5的高电平信号影响第一节点n1的低电平信号，可以保持第一节点n1的低电平信号，从而保持第三节点n3的低电平信号，可以提高第三控制单元30生成的输出信号out的稳定性，从而提高驱动电路100所输出信号的稳定性。
103.图10所述的移位寄存器中，增加了第三晶体管m3和第四晶体管m4，但是，在t1时段至t6时段，第一节点n1、第二节点n2、第三节点n3、第四节点n4、第五节点n5和输出信号out的电平都与上述过程相同，即图10所示的移位寄存器中各节点的信号的时序图也如图13所示。
104.图10所述的移位寄存器中，在t5时段，第二时钟信号xck为高电平信号，第四晶体管m4关断，第四节点n4的低电平信号无法传输至第三晶体管m3，第三晶体管m3关断，从而第
一电压信号vgh无法传输至第五节点n5。在t6时段，第二时钟信号xck为低电平，第四晶体管m4导通，第四节点n4的高电平信号传输至第三晶体管m3的栅极，第三晶体管m3关断，第一电压信号vgh无法传输至第五节点n5，即在t5时段和在t6时段，第五节点n5为浮空状态，未继续充入第一电压信号vgh，从而降低第五节点n5对第一节点n1的影响，可以保持第一节点n1的低电平信号，从而保持第三节点n3的低电平信号，可以提高第三控制单元30生成的输出信号out的稳定性，从而提高驱动电路100所输出信号的稳定性。
105.且，只有在第四节点n4和第二时钟信号xck均为低电平时，第一晶体管m1才处于导通状态，因此，在t5时段和在t6时段，第一晶体管m1均处于关断状态，从而避免在t6时段，第五节点n5的高电平信号影响第一节点n1的低电平信号，可以保持第一节点n1的低电平信号，从而保持第三节点n3的低电平信号，可以提高第三控制单元30生成的输出信号out的稳定性，从而提高驱动电路100所输出信号的稳定性。
106.图14是本实用新型提供的移位寄存器的另一种驱动时序图，请结合图11和图14。
107.在t1时段，输入信号in为高电平，第一时钟信号ck为低电平，第十三晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为高电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平；第二时钟信号xck为高电平，第四晶体管m4关断，第一晶体管m1关断，第五节点n5为低电平；第三节点n3为高电平，第十五晶体管m15关断，第二节点n2保持为高电平，第十四晶体管m14关断，输出信号out保持输出低电平。
108.在t2时段，输入信号in为高电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为高电平；第六晶体管m6关断，第四节点n4保持为低电平；第二时钟信号xck为低电平，第四晶体管m4导通，第一晶体管m1导通，第五节点n5为高电平；第三节点n3为高电平，第十五晶体管m15关断，第二节点n2变为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，输出信号out输出高电平。
109.在t3时段，输入信号in为高电平，第一时钟信号ck为低电平，第十三晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为高电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平；第二时钟信号xck为高电平，第四晶体管m4关断，第一晶体管m1关断，第五节点n5保持为高电平；第三节点n3为高电平，第十五晶体管m15关断，第二节点n2保持为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，输出信号out输出高电平。
110.在t4时段，输入信号in为低电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为高电平；第六晶体管m6关断，第四节点n4保持为低电平；第二时钟信号xck为低电平，第四晶体管m4导通，第一晶体管m1导通，第三晶体管m3导通，第五节点n5为高电平；第三节点n3为高电平，第十五晶体管m15关断，时钟信号xck为低电平，第二节点n2保持为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，输出信号out输出高电平。
111.在t5时段，输入信号in为低电平，第一时钟信号ck为低电平，第十三晶体管m13导
通，输入信号in传输至第一节点n1，使得第一节点n1为低电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为低电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平；第二时钟信号xck为高电平，第四晶体管m4关断，第一晶体管m1关断，第五节点n5保持为高电平；第二节点n2为高电平，第十四晶体管m14关断，第三节点n3为低电平，第十五晶体管m15导通，第二电压信号vgl传输至输出信号out，输出信号out输出低电平。
112.在t6时段，输入信号in为低电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为低电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为低电平；第六晶体管m6关断，第十晶体管m10导通，第十一晶体管m11导通，第二时钟信号xck为低电平，第九晶体管m9导通，第一电压信号vgh传输至第四节点n4，第四节点n4为高电平；第二时钟信号xck为低电平，第四晶体管m4导通，第一晶体管m1导通，第四节点n4的信号传输至第三晶体管m3的栅极，第三晶体管m3关断，第五节点n5为浮空状态；第二节点n2保持为高电平，第十四晶体管m14关断，第三节点n3为低电平，第十五晶体管m15导通，第二电压信号vgl传输至输出信号out，输出信号out输出低电平。
113.图11所述的移位寄存器中，只有在第t2时段和第t4时段，第三晶体管m3才处于导通状态，此时，第一晶体管m1也处于导通状态，第一节点n1为高电平，第五节点n5为高电平，有利于稳定第一节点n1的高电平。
114.在t5时段，第二时钟信号xck为高电平信号，第四晶体管m4关断，第四节点n4的低电平信号无法传输至第三晶体管m3，第三晶体管m3关断，从而第一电压信号vgh无法传输至第五节点n5，而第一节点n1充入第二电压信号vgl。在t6时段，第二时钟信号xck为低电平，第四晶体管m4导通，第四节点n4的高电平信号传输至第三晶体管m3的栅极，第三晶体管m3关断，第一电压信号vgh无法传输至第五节点n5，第五节点n5为浮空状态，未继续充入第一电压信号vgh，第五节点n5的信号对第一节点n1的信号的抬高可基本消除，可以保持第一节点n1的低电平信号，从而保持第三节点n3的低电平信号，可以提高第三控制单元30生成的输出信号out的稳定性，从而提高驱动电路100所输出信号的稳定性。
115.图15是本实用新型提供的移位寄存器的又一种驱动时序图，请结合图12和图15。
116.在t1时段，输入信号in为高电平，第一时钟信号ck为低电平，第十三晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为高电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平，第五晶体管m5关断，第三晶体管m3导通，第一电压信号vgh传输至第五节点n5，第五节点n5为高电平；第二时钟信号xck为高电平，第一晶体管m1关断；第三节点n3为高电平，第十五晶体管m15关断，第二节点n2保持为高电平，第十四晶体管m14关断，输出信号out保持输出低电平。
117.在t2时段，输入信号in为高电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为高电平；第六晶体管m6关断，第四节点n4保持为低电平，第五晶体管m5关断，第三晶体管m3导通，第一电压信号vgh传输至第五节点n5，第五节点n5为高电平；第二时钟信号xck为低电平，第一晶体管m1导通；第三节点n3为高电平，第十五晶体管m15关断，第二节点n2变为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，
输出信号out输出高电平。
118.在t3时段，输入信号in为高电平，第一时钟信号ck为低电平，第十三晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为高电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平，第五晶体管m5关断，第三晶体管m3导通，第一电压信号vgh传输至第五节点n5，第五节点n5为高电平；第二时钟信号xck为高电平，第一晶体管m1关断；第三节点n3为高电平，第十五晶体管m15关断，第二节点n2保持为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，输出信号out输出高电平。
119.在t4时段，输入信号in为低电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为高电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为高电平；第六晶体管m6关断，第四节点n4保持为低电平，第五晶体管m5关断，第三晶体管m3导通，第一电压信号vgh传输至第五节点n5，第五节点n5为高电平；第二时钟信号xck为低电平，第一晶体管m1导通；第三节点n3为高电平，第十五晶体管m15关断，时钟信号xck为低电平，第二节点n2保持为低电平，第十四晶体管m14导通，第一电压信号vgh传输至输出信号out，输出信号out输出高电平。
120.在t5时段，输入信号in为低电平，第一时钟信号ck为低电平，第十三晶体管m13导通，输入信号in传输至第一节点n1，使得第一节点n1为低电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3为低电平；第六晶体管m6导通，第二电压信号vgl传输至第四节点n4，第四节点n4为低电平，第五晶体管m5关断，第三晶体管m3导通，第一电压信号vgh传输至第五节点n5，第五节点n5为高电平；第二时钟信号xck为高电平，第一晶体管m1关断；第二节点n2为高电平，第十四晶体管m14关断，第三节点n3为低电平，第十五晶体管m15导通，第二电压信号vgl传输至输出信号out，输出信号out输出低电平。
121.在t6时段，输入信号in为低电平，第一时钟信号ck为高电平，第十三晶体管m13关断，第一节点n1保持为低电平；第十二晶体管m12导通，第一节点n1的电位传输至第三节点n3，第三节点n3保持为低电平；第六晶体管m6关断，第十晶体管m10导通，第十一晶体管m11导通，第二时钟信号xck为低电平，第九晶体管m9导通，第一电压信号vgh传输至第四节点n4，第四节点n4为高电平，第五晶体管m5导通，第三晶体管m3关断，第二电压信号vgl传输至第五节点n5，第五节点n5为低电平；第二时钟信号xck为低电平，第一晶体管m1导通；第二节点n2保持为高电平，第十四晶体管m14关断，第三节点n3为低电平，第十五晶体管m15导通，第二电压信号vgl传输至输出信号out，输出信号out输出低电平。
122.在t6时段，第二电压信号vgl传输至第五节点n5，第五节点n5为低电平，可以保持第一节点n1的低电平信号，从而保持第三节点n3的低电平信号，可以提高第三控制单元30生成的输出信号out的稳定性，从而提高驱动电路100所输出信号的稳定性。
123.在一些可选实施例中，在t5时段，第一时钟信号ck由低电平上升为高电平时，第四节点n4由低电平变为高电平，第五晶体管m5导通，第三晶体管m3关断，第二电压信号vgl传输至第五节点n5，第五节点n5为低电平。从而在t6时段，第二时钟信号xck为低电平，第一晶体管m1导通时，第五节点n5已经为低电平信号，第五节点n5不会抬高第一节点n1的低电平信号，进一步保持第一节点n1的低电平信号，从而保持第三节点n3的低电平信号，可以提高第三控制单元30生成的输出信号out的稳定性，从而提高驱动电路100所输出信号的稳定
性。
124.在一些可选实施例中，请参考图16，图16是本实用新型提供的一种显示装置的平面示意图，本实施例提供的显示装置1000，包括本实用新型上述实施例提供的显示面板000。图16实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本实用新型实施例提供的显示装置1000还可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置1000，本实用新型对此不作具体限制。本实用新型实施例提供的显示装置1000，具有本实用新型实施例提供的显示面板100的有益效果，具体可以参考上述各实施例对于显示面板000的具体说明，本实施例在此不再赘述。
125.通过上述实施例可知，本实用新型提供的显示面板和显示装置，至少实现了如下的有益效果：
126.本实用新型提供的显示面板中，第二控制单元包括调节单元，调节单元用于在第一节点的信号以及第三节点的信号均为低电平信号，且第二时钟信号为低电平信号时，保持第一节点的低电平信号，从而保持第三节点的低电平信号，可以提高第三控制单元生成的输出信号的稳定性，从而提高驱动电路所输出信号的稳定性。
127.虽然已经通过例子对本实用新型的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本实用新型的范围。本领域的技术人员应该理解，可在不脱离本实用新型的范围和精神的情况下，对以上实施例进行修改。本实用新型的范围由所附权利要求来限定。