1.本公开涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路和显示装置。
背景技术：
2.tft-lcd(thin film transistor-liquid crystal display，薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(source)驱动每一行像素所需的信号依次从上往下输出。为了克服以上问题，现有显示器件的制造采用goa(gate drive onarray)电路的设计，相比现有的cof(chip on film，覆晶薄膜)或cog(chip on glass，芯片直接固定在玻璃上)工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的bonding区域以及外围布线空间，从而实现了显示装置窄边框的设计，提高了显示装置的产能和良率。
技术实现要素：
3.本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器、栅极驱动电路和显示装置。
4.为实现上述目的，第一方面，本公开实施例提供了一种移位寄存器，包括：信号生成电路、第一输出控制电路、第二输出控制电路、第一补偿电路和第二补偿电路；
5.所述信号生成电路，被配置为生成栅极驱动信号，并输出至级联输出端；
6.所述第一输出控制电路，被配置为控制所述级联输出端与第一信号输出端是否导通；
7.所述第二输出控制电路，被配置为控制所述级联输出端与第二信号输出端是否导通；
8.所述第一补偿电路，被配置为在所述级联输出端输出非有效电平时，在控制信号的控制下将第一补偿信号通过所述第一信号输出端进行输出；
9.所述第二补偿电路，被配置为在所述级联输出端输出非有效电平时，在控制信号的控制下将第二补偿信号通过所述第二信号输出端进行输出；所述第一补偿信号和所述第二补偿信号电位相反。
10.在一些实施例中，还包括：控制电路；
11.所述控制电路，被配置为在指示信号端传输的指示信号的控制下，生成所述控制信号并输出至所述第一补偿电路和所述第二补偿电路。
12.在一些实施例中，所述控制电路包括：第十六晶体管；
13.所述第十六晶体管的第一极分别与所述第一补偿电路和所述第二补偿电路相连接，所述第十六晶体管的控制极和第二极分别与所述指示信号端相连接。
14.在一些实施例中，所述第一补偿电路包括：第十四晶体管；
15.所述第十四晶体管的第一极与所述第一信号输出端相连接，所述第十四晶体管的
第二极与第一补偿信号端相连接，所述第十四晶体管的控制极接收所述控制信号；
16.所述第二补偿子电路包括：第十五晶体管；
17.所述第十五晶体管的第一极与所述第二信号输出端相连接，所述第十五晶体管的第二极与第二补偿信号端相连接，所述第十五晶体管的控制极接收所述控制信号。
18.在一些实施例中，所述第一输出控制电路包括：第十二晶体管；
19.所述第十二晶体管的第一极与所述第一信号输出端相连接，所述第十二晶体管的控制极和第二极分别与所述级联输出端相连接；
20.所述第二输出控制电路包括：第十三晶体管；
21.所述第十三晶体管的第一极与所述第二信号输出端相连接，所述第十三晶体管的控制极和第二极分别与所述级联输出端相连接。
22.在一些实施例中，所述信号生成电路包括：输入子电路、输出子电路、至少一个下拉控制子电路以及与每个所述下拉控制子电路对应的下拉子电路；
23.所述输入子电路，被配置为在输入信号的控制下，对上拉节点进行预充电；所述上拉节点为所述输入子电路和所述输出子电路的连接节点；
24.所述下拉控制子电路，被配置为在有效电平信号的控制下，将所述有效电平信号写入其对应的下拉节点；所述下拉节点为一个所述下拉控制子电路和对应的一个所述下拉子电路之间的连接节点；
25.所述下拉子电路，被配置为在所述上拉节点的电压的控制下，将非有效电平信号写入其对应的所述下拉节点；
26.所述输出子电路，被配置为在所述上拉节点的电压的控制下，将时钟信号作为所述栅极驱动信号输出至所述级联输出端。
27.在一些实施例中，所述输入子电路包括：第一晶体管；
28.所述第一晶体管的第一极与所述上拉节点相连接，所述第一晶体管的控制极和第二极分别与输入信号端相连接；
29.所述输出子电路包括：第三晶体管和存储电容；
30.所述第三晶体管的第一极与所述级联输出端相连接，所述第三晶体管的第二极与时钟信号端相连接，所述第三晶体管的控制极与所述上拉节点相连接；
31.所述存储电容的第一端与所述上拉节点相连接，所述存储电容的第二端与所述级联输出端相连接；
32.所述信号生成电路还包括第一复位子电路；所述第一复位子电路被配置为在第一复位信号的控制下，通过所述非有效电平信号对所述上拉节点和所述级联输出端进行复位；所述第一复位子电路包括第二晶体管和第四晶体管；
33.所述第二晶体管的第一极与非有效电平信号端相连接，所述第二晶体管的第二极与所述上拉节点相连接，所述第二晶体管的控制极与第一复位信号端相连接；
34.所述第四晶体管的第一极与所述非有效电平信号端相连接，所述第四晶体管的第二极与所述输出子电路的输出端相连接，所述第四晶体管的控制极与所述第一复位信号端相连接。
35.在一些实施例中，所述信号生成电路还包括第二复位子电路；所述第二复位子电路被配置为在第二复位信号的控制下，通过所述非有效电平信号对所述上拉节点和所述级
联输出端进行复位；
36.所述第二复位子电路包括：复位晶体管和第七晶体管；
37.所述复位晶体管的第一极与所述非有效电平信号端相连接，所述复位晶体管的第二极与所述上拉节点相连接，所述复位晶体管的控制极与第二复位信号端相连接；
38.所述第七晶体管的第一极与所述非有效电平信号端相连接，所述第七晶体管的第二极与所述输出子电路的输出端相连接，所述第七晶体管的控制极与所述第二复位信号端相连接。
39.在一些实施例中，所述下拉控制子电路包括第五晶体管和第九晶体管；所述下拉子电路包括第六晶体管和第八晶体管；
40.所述第五晶体管的第一极与所述下拉节点相连接，所述第五晶体管的第二极与有效电平信号端相连接，所述第五晶体管的控制极与所述第九晶体管的第一极相连接；
41.所述第六晶体管的第一极与非有效电平信号端相连接，所述第六晶体管的第二极与所述下拉节点相连接，所述第六晶体管的控制极与所述上拉节点相连接；
42.所述第八晶体管的第一极与所述非有效电平信号端相连接，所述第八晶体管的第二极与所述第九晶体管的第一极相连接，所述第八晶体管的控制极与所述上拉节点相连接；
43.所述第九晶体管的第二极和控制极分别与所述有效电平信号端相连接。
44.在一些实施例中，所述信号生成电路包括：第一下拉控制子电路及其对应的第一下拉子电路、第一下拉节点，第二下拉控制子电路及其对应的第二下拉子电路、第二下拉节点；
45.所述有效电平信号端包括：所述第一下拉控制子电路对应的第一有效电平信号端，以及所述第二下拉控制子电路对应的第二有效电平信号端。
46.在一些实施例中，所述信号生成电路还包括：降噪子电路；所述降噪子电路被配置为在所述下拉节点的电压的控制下，通过所述非有效电平信号对所述上拉节点和所述级联输出端进行降噪。
47.所述降噪子电路包括：第十晶体管和第十一晶体管；
48.所述第十晶体管的第一极与非有效电平信号端相连接，所述第十晶体管的第二极与所述上拉节点相连接，所述第十晶体管的控制极与所述下拉节点相连接；
49.所述第十一晶体管的第一极与所述非有效电平信号端相连接，所述第十一晶体管的第二极与所述输出子电路的输出端相连接，所述第十一晶体管的控制极与所述下拉节点相连接。
50.第二方面，本公开实施例还提供了一种栅极驱动电路，其中，包括多个移位寄存器；所述移位寄存器采用如上述实施例中任一所述的移位寄存器。
51.在一些实施例中，所述多个移位寄存器相级联；
52.第n级移位寄存器的控制电路所对应的指示信号端为第n+4级移位寄存器的级联输出端，n为正整数。
53.第三方面，本公开实施例还提供了一种显示装置，其中，包括：如上述实施例中任一所述的栅极驱动电路。
附图说明
54.附图用来提供对本公开的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开，并不构成对本公开的限制。通过参考附图对详细示例实施例进行描述，以上和其他特征和优点对本领域技术人员将变得更加显而易见，在附图中：
55.图1为本公开实施例提供的一种显示装置的结构示意图；
56.图2为本公开实施例提供的一种移位寄存器的结构示意图；
57.图3为本公开实施例提供的另一种移位寄存器的结构示意图；
58.图4为本公开实施例提供的又一种移位寄存器的结构示意图；
59.图5为本公开实施例提供的再一种移位寄存器的结构示意图；
60.图6为本公开实施例提供的一种各信号端的输出波形图。
具体实施方式
61.为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的移位寄存器、栅极驱动电路和显示装置进行详细描述。
62.在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
63.本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由
……
制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组。
64.将理解的是，虽然本文可以使用术语第一、第二等来描述各种元件，但这些元件不应当受限于这些术语。这些术语仅用于区分一个元件和另一元件。因此，在不背离本公开的指教的情况下，下文讨论的第一元件、第一组件或第一模块可称为第二元件、第二组件或第二模块。
65.除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
66.本公开实施例中的所采用的晶体管可以为薄膜晶体管tft或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为n型和p型，以下实施例中是以n型晶体管进行说明的，当采用n型晶体管时，第一极为n型晶体管的源极，第二极为n型晶体管的漏极，栅极输入高电平时，源漏极导通，p型相反。可以想到的是采用p型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
67.同时，在本公开实施例中“有效电平信号”是指输入至晶体管的控制极后能够控制
晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于n型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于p型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。由于本公开实施例是以n型晶体管进行说明的，因此以下实施例中以有效电平信号端为高电平信号端vdd，有效电平信号为高电平信号，非有效电平信号端为低电平信号端vgl，非有效电平信号为低电平信号为例进行说明；并且在一些具体实施例中，以第一有效电平信号端为第一高电平信号端vddo，第一有效电平信号为第一高电平信号，第二有效电平信号端为第二高电平信号端vdde，第二有效电平信号为第二高电平信号为例进行说明。
68.具体地，在一种示例性的显示装置中，其至少包括衬底基板，设置在衬底基板上的栅极驱动电路、多条栅线(gate)、多条数据线(data)以及呈阵列排布的像素单元。
69.图1为本公开实施例提供的一种显示装置的结构示意图。具体地，其示例性地示出了一个像素单元所对应的局部结构；如图1所示，其示出了移位寄存器两输出端的对应部分01、tft的栅极a和栅极b、像素单元02，本公开实施例即基于图1所示的双栅驱动结构。
70.图2为本公开实施例提供的一种移位寄存器的结构示意图。具体地，栅极驱动电路包括多个移位寄存器；如图2所示，该移位寄存器包括：信号生成电路1、第一输出控制电路2、第二输出控制电路3、第一补偿电路4和第二补偿电路5。
71.其中，信号生成电路1被配置为生成栅极驱动信号，并输出至级联输出端gnc。
72.第一输出控制电路2被配置为控制级联输出端gnc与第一信号输出端gna是否导通；第二输出控制电路3被配置为控制级联输出端gnc与第二信号输出端gnb是否导通。
73.第一补偿电路4被配置为在级联输出端gnc输出非有效电平时，在控制信号的控制下将第一补偿信号通过第一信号输出端gna进行输出；第二补偿电路5，被配置为在级联输出端gnc输出非有效电平时，在控制信号的控制下将第二补偿信号通过第二信号输出端gnb进行输出；第一补偿信号和第二补偿信号电位相反；在一些实施例中，第一补偿信号和第二补偿信号在其一个周期内均为高电平、低电平交替输出。
74.在一些实施例中，如图2所示，移位寄存器还包括：控制子电路6；控制子电路6被配置为在指示信号端d传输的指示信号的控制下，生成控制信号并输出至第一补偿电路4和第二补偿电路5。
75.图3为本公开实施例提供的另一种移位寄存器的结构示意图。具体地，该结构为基于图2所示结构的一种具体化可选实施方案，在一些实施例中，该结构可划分为信号生成和偏压补偿两部分。如图3所示，第一补偿电路4包括第十四晶体管m14，第二补偿电路5包括第十五晶体管m15。
76.第十四晶体管m14的第一极与第一信号输出端gna相连接，第十四晶体管m14的第二极与第一补偿信号端ca相连接，第十四晶体管m14的控制极接收控制信号；第十五晶体管m15的第一极与第二信号输出端gnb相连接，第十五晶体管m15的第二极与第二补偿信号端cb相连接，第十五晶体管m15的控制极接收控制信号。
77.在一些实施例中，如图3所示，第一输出控制电路2包括第十二晶体管m12，第二输出控制电路3包括第十三晶体管m13；
78.第十二晶体管m12的第一极与第一信号输出端gna相连接，第十二晶体管m12的控制极和第二极分别与级联输出端gnc相连接；第十三晶体管m13的第一极与第二信号输出端
gnb相连接，第十三晶体管的控制极和第二极分别与级联输出端gnc相连接。
79.在一些实施例中，如图3所示，控制电路6包括第十六晶体管m16；第十六晶体管m16的第一极分别与第十四晶体管m16的控制极和第十五晶体管m15的控制极相连接，第十六晶体管m16的控制极和第二极分别与指示信号端d相连接。
80.在一些实施例中，如图2所示，信号生成电路1包括：输入子电路101、输出子电路104、至少一个下拉控制子电路102以及与每个下拉控制子电路102对应的下拉子电路103，图中示例性地示出了设置一个下拉控制子电路102和一个下拉子电路103的情况。
81.其中，输入子电路101被配置为在输入信号的控制下，对上拉节点pu进行预充电；上拉节点pu为输入子电路101和输出子电路104的连接节点。
82.下拉控制子电路102，被配置为在有效电平信号的控制下，将有效电平信号写入其对应的下拉节点pd；下拉节点pd为一个下拉控制子电路102和对应的一个下拉子电路103之间的连接节点。
83.下拉子电路103被配置为在上拉节点pu的电压的控制下，将非有效电平信号写入其对应的下拉节点pd。
84.输出子电路104被配置为在上拉节点pu的电压的控制下，将时钟信号作为栅极驱动信号输出至级联输出端gnc。
85.在一些实施例中，如图3所示，输入子电路101包括第一晶体管m1；第一晶体管m1的第一极与上拉节点pu相连接，第一晶体管m1的控制极和第二极分别与传输输入信号的输入信号端input相连接。
86.在一些实施例中，如图3所示，输出子电路104包括第三晶体管m3和存储电容c1；第三晶体管m3的第一极与级联输出端gnc相连接，第三晶体管m3的第二极与传输时钟信号的时钟信号端clk相连接，第三晶体管m3的控制极与上拉节点pu相连接；存储电容c1的第一端与上拉节点pu相连接，存储电容c1的第二端与级联输出端gnc相连接。
87.在一些实施例中，如图3所示，信号生成电路1还包括第一复位子电路105；第一复位子电路105被配置为在第一复位信号的控制下，通过非有效电平信号对上拉节点pu和级联输出端gnc进行复位；第一复位子电路105包括第二晶体管m2和第四晶体管m4；第二晶体管m2的第一极与传输非有效电平信号的非有效电平信号端vgl相连接，第二晶体管m2的第二极与上拉节点相连接，第二晶体管m2的控制极与传输第一复位信号的第一复位信号端reset相连接；第四晶体管m4的第一极与非有效电平信号端vgl相连接，第四晶体管m4的第二极与输出端gnc相连接，第四晶体管m4的控制极与第一复位信号端reset相连接。
88.在一些实施例中，如图3所示，信号生成电路1还包括第二复位子电路106；第二复位子电路106被配置为在第二复位信号(又称帧复位信号)的控制下，通过非有效电平信号对上拉节点pu和级联输出端gnc进行复位；第二复位子电路106包括复位晶体管m7’和第七晶体管m7。
89.复位晶体管m7’的第一极与非有效电平信号端vgl相连接，复位晶体管m7’的第二极与上拉节点pu相连接，复位晶体管m7’的控制极与传输第二复位信号的第二复位信号端totalreset相连接；第七晶体管m7的第一极与非有效电平信号端vgl相连接，第七晶体管m7的第二极与级联输出端gnc相连接，第七晶体管m7的控制极与第二复位信号端totalreset相连接。
90.在一些实施例中，如图3所示，下拉控制子电路102包括第五晶体管m5和第九晶体管m9；下拉子电路103包括第六晶体管m6和第八晶体管m8。
91.第五晶体管m5的第一极与下拉节点pd相连接，第五晶体管m5的第二极与传输有效电平信号的有效电平信号端vdd相连接，第五晶体管m5的控制极与第九晶体管m9的第一极相连接；第六晶体管m6的第一极与传输非有效电平信号的非有效电平信号端vgl相连接，第六晶体管m6的第二极与下拉节点pd相连接，第六晶体管m6的控制极与上拉节点pu相连接；第八晶体管m8的第一极与非有效电平信号端vgl相连接，第八晶体管m8的第二极与第九晶体管m9的第一极相连接，第八晶体管m8的控制极与上拉节点pu相连接；第九晶体管m9的第二极和控制极分别与有效电平信号端vdd相连接。
92.图4为本公开实施例提供的又一种移位寄存器的结构示意图，图5为本公开实施例提供的再一种移位寄存器的结构示意图。具体地，图4所示结构为基于图3所示结构的一种具体化可选实施方案；图5中，(a)为图4结构对应的teg实测图像，(b)为实测图像中除信号生成电路外的部分的放大图像，对于其中的第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16可参见上述内容，此处不再赘述，其第一信号输出端和第二信号输出端分别将信号输出至tft栅极a(tft-a)和栅极b(tft-b)，(b)中标识了栅极a和栅极b所对应的非显示区(aa)。其中，信号生成电路1包括第一下拉控制子电路及其对应的第一下拉子电路、第一下拉节点pdo，第二下拉控制子电路及其对应的第二下拉子电路、第二下拉节点pde；有效电平信号端vdd包括：第一下拉控制子电路对应的第一有效电平信号端vddo，以及第二下拉控制子电路对应的第二有效电平信号端vdde。
93.其中，第一下拉控制子电路包括晶体管：m5o、m9o，第一下拉子电路包括晶体管m6o、m8o；第二下拉控制子电路包括晶体管：m5e、m9e，第二下拉子电路包括晶体管m6e、m8e。相应晶体管的连接及工作方式可参见上述对下拉控制子电路102及其对应的下拉子电路103的描述，此处不再赘述；图3对应的仅设置单个下拉控制子电路102及其对应的下拉子电路103的方式，可适用于边框要求苛刻的情景，可有效利用非显示区；图4对应的设置第一下拉控制子电路、第一下拉子电路、第二下拉控制子电路、第二下拉子电路的方式可实现奇偶交替的两套下拉系统，可减轻goa电路的工作负担，延长装置寿命。
94.在一些实施例中，如图3所示，信号生成电路1还包括降噪子电路107；降噪子电路107被配置为在下拉节点pd的电压的控制下，通过非有效电平信号对上拉节点pu和级联输出端gnc进行降噪。降噪子电路107包括第十晶体管m10和第十一晶体管m11；第十晶体管m10的第一极与传输非有效电平信号的非有效电平信号端vgl相连接，第十晶体管m10的第二极与上拉节点pu相连接，第十晶体管m10的控制极与下拉节点pd相连接；第十一晶体管m11的第一极与非有效电平信号端vgl相连接，第十一晶体管m11的第二极与级联输出端gnc相连接，第十一晶体管m11的控制极与下拉节点pd相连接。
95.在一些实施例与，如图4所示，对应于奇偶交替的工作模式，信号生成电路1包括第一降噪子电路和第二降噪子电路；第一降噪子电路包括晶体管m10o、m11o，其与第一下拉控制子电路、第一下拉子电路、第一下拉节点pdo相对应；第二降噪子电路包括晶体管m10e、m11e，其与第二下拉控制子电路、第二下拉子电路、第二下拉节点pde相对应。
96.本公开实施例提供了一种移位寄存器，包括：信号生成电路、第一输出控制电路、第二输出控制电路、第一补偿电路和第二补偿电路，其可用于在级联输出端输出有效电平
时，在两个输出端输出该有效电平对应的栅极驱动信号，在级联输出端输出非有效电平时，在控制信号的控制下将第一补偿信号、第二补偿信号进行输出，第一补偿信号和第二补偿信号电位相反，可保证在双栅驱动结构中，像素单元tft两栅极都分别在一定时间内处于高电平和低电平下，可有效避免偏压问题，实现偏压消除。
97.本公开实施例还提供了一种栅极驱动电路，其中，包括：多个移位寄存器；所述移位寄存器采用如上述实施例中任一的移位寄存器。
98.在一些实施例中，多个移位寄存器相级联；第n级移位寄存器的控制电路所对应的指示信号端为第n+4级移位寄存器的级联输出端，n为正整数。
99.本公开实施例还提供了一种显示装置，其中，包括：如上述实施例中任一的栅极驱动电路。
100.下面结合实际应用对本公开实施例所提供的移位寄存器和栅极驱动电路进行详细描述。其中，栅极驱动电路包括多个级联的移位寄存器，移位寄存器的具体结构可参见图3至图5，下述驱动阶段的具体描述以图3为例，需要说明的是，图4和图5中奇偶交替的工作方式设置了两组下拉控制子电路和下拉子电路，其单独一者在工作状态下的信号变化和信号处理流程与下述流程类似，故不再赘述。
101.图6为本公开实施例提供的一种各信号端的输出波形图。具体地，其示出了各信号端在一帧(1frame)中的输出波形，其可划分为驱动阶段display和空白阶段blank；在(a)中，其示出了八时钟(又称8clk，对应clk1～clk8)、第一有效电平信号端vddo、第二有效电平信号端vdde、第二复位信号端totalreset对应的输出波形，以及第一补偿信号端ca和第二补偿信号端cb对应的输出波形；在(b)中，其示出了任意一个移位寄存器对应的，时钟信号端clkn、级联信号端gnc、第一信号输出端gna和第二信号输出端gnb的输出波形。
102.具体地，对于第n级移位寄存器，其驱动阶段至少包括输入阶段、输出阶段以及复位阶段。在输入阶段，对于信号生成电路1，输入信号端input输入的输入信号为高电平信号时，第一晶体管m1开启，输入信号经由第一晶体管m1的源极和漏极被写入与第一晶体管m1的漏极相连的上拉节点pu，以完成对上拉节点pu的预充电；同时第六晶体管m6和第八晶体管m8开启，第五晶体管m5和第六晶体管m6之间的下拉节点pd因此被非有效电平信号端vgl拉低。由于下拉节点pd控制第十晶体管m10和第十一晶体管m11，因此第十晶体管m10和第十一晶体管m11被关断，以防止在输入阶段上拉节点pu和级联信号端gnc漏电。
103.在输出阶段，对于信号生成电路1，由于在输入阶段第一电容c1被充电，因此上拉节点pu的电位被进一步抬高；此时第三晶体管m3开启，时钟信号端clk输入的时钟信号为高电平信号，时钟信号经由第三晶体管m3的源极和漏极写入级联输出端gnc，此时级联输出端gnc将其作为栅极驱动信号进行输出；此时下拉节点pd电位依旧为低电平，第十晶体管m10和第十一晶体管m11被关断。对于第一输出控制电路2和第二输出控制电路3，级联输出端gnc输出有效电平，第十二晶体管m12和第十三晶体管m13开启；对于控制电路6、第一补偿电路4和第二补偿电路5，由于第n+4级移位寄存器的级联输出端g(n+4)c没有输出，第十六晶体管m16关闭，从而第十四晶体管m14第十五晶体管m15关闭，第一补偿信号端ca和第二补偿信号端cb传输的第一补偿信号和第二补偿信号无法送至第一信号输出端gna和第二信号输出端gnb，故第一信号输出端gna和第二信号输出端gnb输出级联输出端gnc输出的栅极驱动信号，对应(b)中的ta时段。
104.在复位阶段，第一复位信号端reset输入的第一复位信号为高电平信号，第二晶体管m2、第四晶体管m4打开，非有效电平信号端vgl输入的非有效电平信号经由第二晶体管m2的漏极和源极将与第二晶体管m2的源极相连的上拉节点pu复位；非有效电平信号端vgl输入的非有效电平信号经由第四晶体管m4的漏极和源极将与第四晶体管m4的源极相连的级联输出端gnc复位；同时由于上拉节点pu处的电位被拉低，因此第六晶体管m6和第八晶体管m8被关断，第五晶体管m5和第九晶体管m9被打开，上拉节点pu的电位被抬高；第十晶体管m10和第十一晶体管m11被打开，对上拉节点pu以及级联输出端gnc进行降噪。级联输出端gnc输出非有效电平，第十二晶体管m12和第十三晶体管m13被关断，第n+4级移位寄存器的级联输出端g(n+4)c有输出，第十六晶体管m16开启，从而第十四晶体管m14第十五晶体管m15开启，第一补偿信号端ca和第二补偿信号端cb传输的第一补偿信号和第二补偿信号送至第一信号输出端gna和第二信号输出端gnb，对应(b)中的tb时段。
105.具体地，该波形为高低电平相互交替的状态，其不会造成漏电，同时，第一信号输出端gna和第二信号输出端gnb对应的tft栅极a和栅极b都分别在一定时间内处于高电平和低电平下，可有效避免偏压问题，同时，当第n+4级移位寄存器的级联输出端g(n+4)c因第n+8级移位寄存器的级联输出端g(n+8)c的输出而被拉低至低电平时，第十六晶体管m16的控制极关闭，第十四晶体管m14和第十五晶体管m15的控制极保持高电位，正常开启。
106.在一些实施例中，对于(a)中第一补偿信号端ca和第二补偿信号端cb传输的第一补偿信号和第二补偿信号，其在保证低电平对应的占空比至少为50％的基础上，可根据实际消除偏压的需要改变低电平部分所对应的时段，以到达更佳的偏压消除效果。
107.本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其他实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。