1.本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及驱动方法、阵列基板、显示装置。


背景技术：

2.随着显示技术的不断发展，阵列基板行驱动(gate driver on array，goa)技术已广泛应用显示装置中。该技术将栅极驱动电路集成在显示面板的阵列基板上，大幅降低了成本，同时有利于实现窄边框。
3.目前高分辨率和高刷新率的显示产品(例如8k产品)为市场热点。分辨率和刷新率越高，则显示面板中子像素的行数越多，对于栅极驱动电路的输出要求也越高。而栅极驱动电路的输出性能较差时，容易产生水平块状显示不良(block mura)等问题，从而大幅降低了显示效果，影响产品质量。


技术实现要素：

4.本发明的实施例提供一种栅极驱动电路、显示装置，该栅极驱动电路的输出性能较高、信赖性强。
5.为达到上述目的，本发明的实施例采用如下技术方案：
6.一方面，提供了一种栅极驱动电路，包括：m个移位寄存器和n条时钟信号线；
7.所述移位寄存器包括：输入模块、输出模块、下拉控制模块、下拉模块和辅助下拉模块；
8.所述输入模块分别电连接信号输入端和上拉节点，且被配置为响应于所述信号输入端的输入信号，并将所述输入信号写入所述上拉节点；
9.所述输出模块分别电连接时钟信号端、信号输出端和所述上拉节点，且被配置为响应于所述上拉节点的电位，并将所述时钟信号端输入的时钟信号通过所述信号输出端输出；
10.所述下拉控制模块分别电连接电源电压信号端、下拉节点和所述下拉模块，被配置为响应于所述电源电压信号端所输入的电源电压，以控制所述下拉节点的电位；
11.所述下拉模块分别电连接第一电平信号端、所述上拉节点和所述下拉节点，且被配置为响应于所述上拉节点的电位，通过所述第一电平信号端输入的第一电平信号下拉所述下拉节点的电位；
12.所述辅助下拉模块分别电连接所述下拉节点、所述第一电平信号端和辅助下拉控制端，且被配置为响应于所述辅助下拉控制端所输入的辅助下拉控制信号，通过所述第一电平信号端输入的所述第一电平信号下拉所述下拉节点的电位；
13.所述栅极驱动电路中，每相邻n个所述移位寄存器组成一组寄存器单元；各组所述寄存器单元中，n个所述移位寄存器的所述时钟信号端电连接n条所述时钟信号线；
14.多组所述寄存器单元中，所有与同一所述时钟信号线电连接的多个所述移位寄存
器级联；具有级联关系的多个所述移位寄存器中，第k级所述移位寄存器的所述辅助下拉控制端与第k-n级所述移位寄存器的所述上拉节点电连接；其中，m、n和k均为正整数，且n≥1，m≥1，2≤k＜m，1≤n＜k。
15.可选的，所述移位寄存器中，所述辅助下拉模块包括第一晶体管，所述第一晶体管的控制极与所述辅助下拉控制端电连接、第一极与所述第一电平信号端电连接、第二极与所述下拉节点电连接。
16.可选的，所述移位寄存器还包括上拉复位模块，所述上拉复位模块电连接所述上拉节点、上拉复位信号端和所述第一电平信号端，且被配置为响应于所述上拉复位信号端输入的上拉复位信号，并通过所述第一电平信号端输入的所述第一电平信号对所述上拉节点的电位进行复位。
17.可选的，具有级联关系的多个所述移位寄存器中，第k级所述移位寄存器的所述上拉复位信号端与第k+1级所述移位寄存器的所述信号输出端电连接，其中，k为正整数，1≤k＜m。
18.可选的，所述移位寄存器中，所述输出模块包括第二晶体管，所述第二晶体管的控制极电连接所述上拉节点、第一极电连接所述信号输出端、第二极电连接所述时钟信号端。
19.可选的，所述栅极驱动电路应用于阵列基板，所述阵列基板还包括多条栅线；
20.所述栅极驱动电路中，m个所述移位寄存器包括多个第一移位寄存器和多个虚拟移位寄存器；多个所述第一移位寄存器和多个所述虚拟移位寄存器沿预设方向依次设置；
21.所述栅线的至少一端与所述第一移位寄存器的所述信号输出端电连接，所述虚拟移位寄存器的信号输出端未与所述栅线电连接。
22.可选的，具有级联关系的l级所述移位寄存器中，包括la个所述第一移位寄存器和lb个所述虚拟移位寄存器，l、la和lb均为正整数，la和lb之和为l，1≤l＜m；
23.第la级所述第一移位寄存器的所述上拉复位信号端与第la+1级所述虚拟移位寄存器的所述信号输出端电连接。
24.可选的，所述移位寄存器还包括级联模块，所述级联模块电连接输出复位端、第二电平信号端和所述信号输出端，且被配置为响应于所述输出复位端输入的输出复位信号，通过所述第二电平信号端输入的第二电平信号下拉所述信号输出端的电位。
25.可选的，具有级联关系的多个所述移位寄存器中，第k+1级所述移位寄存器的所述信号输出端与第k级所述移位寄存器的所述输出复位端电连接，其中，k为正整数，1≤k＜m。
26.可选的，所述栅极驱动电路应用于阵列基板，所述阵列基板还包括多条栅线；
27.所述栅极驱动电路中，m个所述移位寄存器包括多个第一移位寄存器和多个虚拟移位寄存器；多个所述第一移位寄存器和多个所述虚拟移位寄存器沿预设方向依次设置；
28.所述栅极驱动电路中，具有级联关系的l级所述移位寄存器中，包括la个所述第一移位寄存器和lb个所述虚拟移位寄存器，l、la和lb均为正整数，la和lb之和为l，1≤l＜m；第la级所述第一移位寄存器的所述上拉复位信号端和所述输出复位端分别与第la+1级所述虚拟移位寄存器的所述信号输出端电连接；
29.所述栅线的至少一端与所述第一移位寄存器的所述信号输出端电连接，所述虚拟移位寄存器的信号输出端未与所述栅线电连接。
30.可选的，所述第一移位寄存器的所述第二晶体管的尺寸大于所述虚拟移位寄存器
的所述第二晶体管的尺寸。
31.可选的，所述阵列基板还包括两个所述栅极驱动电路和多条负载线；两个所述栅极驱动电路分置于多条栅线和多条负载线形成的整体的两侧；
32.所述栅线的两端分别与属于不同所述栅极驱动电路的两个所述第一移位寄存器的所述信号输出端电连接，所述负载线的两端分别与属于不同所述栅极驱动电路的两个所述虚拟移位寄存器的所述信号输出端电连接。
33.另一方面，提供了一种阵列基板，包括上述的栅极驱动电路。
34.再一方面，提供了一种显示装置，包括上述的阵列基板。
35.又一方面，提供了一种上述栅极驱动电路的驱动方法，包括：
36.在输入阶段，向信号输入端写入输入信号；
37.在输出阶段，向时钟信号端写入时钟信号；
38.在复位阶段，向电源电压信号端写入电源电压信号，向第一电平信号端写入第一电平信号。
39.本发明的实施例提供了一种栅极驱动电路及驱动方法、阵列基板、显示装置，该栅极驱动电路中，具有级联关系的多个移位寄存器中，第k级移位寄存器的辅助下拉控制端与第k-n级移位寄存器的上拉节点电连接，这样可以通过第k-n级的上拉节点电压对第k级的辅助下拉模块进行控制，从而提前对第k级的下拉节点进行放电降噪，进而有利于第k级的上拉节点的抬升，最终提升了输出模块的输出能力。该栅极驱动电路的输出性能较高、信赖性强。
40.上述说明仅是本技术技术方案的概述，为了能够更清楚了解本技术的技术手段，而可依照说明书的内容予以实施，并且为了让本技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本技术的具体实施方式。
附图说明
41.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
42.图1为本发明实施例提供的一种栅极驱动电路的结构示意图；
43.图2为图1中移位寄存器的一种电路结构模块图；
44.图3为图2的一种具体电路结构图；
45.图4为本发明实施例提供的一种阵列基板的结构示意图；
46.图5为本发明实施例提供的另一种阵列基板的结构示意图；
47.图6为本发明实施例提供的一种移位寄存器的电路结构图；；
48.图7为采用图6形成的一种栅极驱动电路的结构示意图；
49.图8中，a图为第一移位寄存器的第二晶体管与虚拟移位寄存器的第二晶体管的一种尺寸比较图，b图为第一移位寄存器的第二晶体管与虚拟移位寄存器的第二晶体管的另一种尺寸比较图；
50.图9为本发明实施例提供的另一种阵列基板的结构示意图。
具体实施方式
51.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
52.在本发明的实施例中，采用“第一”、“第二”、“第三”、“第四”等字样对功能和作用基本相同的相同项或相似项进行区分，仅为了清楚描述本发明实施例的技术方案，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
53.在本发明的实施例中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
54.在本发明的实施例中，采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为n型和p型，以下实施例中是以n型晶体管进行说明的，当采用n型晶体管时，第一极可以为n型晶体管的漏极，第二极为n型晶体管的源极，栅极输入高电平时，源漏极导通，p型相反。可以想到的是采用p型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内的。
55.通常显示面板可以包括多条栅线和多条数据线，栅线和数据线交叉设置限定出多个子像素区，每个子像素区均设置有子像素。其中，以各栅线的延伸方向为行方向，各数据线的延伸方向为列方向为例对显示面板的结构进行说明。在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅线写入扫描信号，同时给各数据线写入数据电压信号，以使显示面板中的子像素逐行被点亮。
56.其中，扫描信号由栅极驱动电路提供，数据电压信号由源极驱动电路提供；在相关技术中可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中；而目前为了减少芯片数量，以及实现窄边框或者无边框，提供了一种将栅极驱动电路集成在阵列基板上(gate on array；goa)的技术；其中，栅极驱动电路包括：集成在阵列基板上、且级联的多个移位寄存器，每个移位寄存器与栅线一一对应连接，向对应的栅线提供扫描信号。
57.目前高分辨率和高刷新率的显示产品，对于栅极驱动电路的输出性能要求较高；而栅极驱动电路的输出性能较差时，容易产生水平块状显示不良(block mura)等问题，从而大幅降低了显示效果，影响产品质量。
58.基于此，本发明实施例提供了一种栅极驱动电路，参考图1所示，包括：m个移位寄存器10和n条时钟信号线clk；图1中以两条时钟信号线clk1和clk2为例进行绘示。
59.参考图2所示，移位寄存器10包括：输入模块1、输出模块3、下拉控制模块2、下拉模块7和辅助下拉模块8。
60.参考图2所示，输入模块1分别电连接信号输入端input和上拉节点pu，且被配置为响应于信号输入端input的输入信号，并将输入信号写入上拉节点pu。
61.参考图2所示，输出模块3分别电连接时钟信号端clk、信号输出端gout和上拉节点
pu，且被配置为响应于上拉节点pu的电位，并将时钟信号端clk输入的时钟信号通过信号输出端gout输出。
62.参考图2所示，下拉控制模块2分别电连接电源电压信号端vddo、下拉节点pd_1和下拉模块7，被配置为响应于电源电压信号端vddo所输入的电源电压，以控制下拉节点pd_1的电位。
63.参考图2所示，下拉模块7分别电连接第一电平信号端lvgl、上拉节点pu和下拉节点pd_1，且被配置为响应于上拉节点pu的电位，通过第一电平信号端lvgl输入的第一电平信号下拉下拉节点pd_1的电位。
64.参考图2所示，辅助下拉模块8分别电连接下拉节点pd_1、第一电平信号端lvgl和辅助下拉控制端p，且被配置为响应于辅助下拉控制端p所输入的辅助下拉控制信号，通过第一电平信号端lvgl输入的第一电平信号下拉下拉节点pd_1的电位。
65.栅极驱动电路中，每相邻n个移位寄存器组成一组寄存器单元；各组寄存器单元中，n个移位寄存器的时钟信号端电连接n条时钟信号线。
66.多组寄存器单元中，所有与同一时钟信号线电连接的多个移位寄存器级联；具有级联关系的多个移位寄存器中，第k级移位寄存器的辅助下拉控制端与第k-n级移位寄存器的上拉节点电连接；其中，m、n和k均为正整数，且n≥1，m≥1，2≤k＜m，1≤n＜k。
67.图2以两条时钟信号线clk1和clk2、6个移位寄存器为例进行绘示。参考图2所示，标注为s1、s2和s3的三个移位寄存器的时钟信号端clk与时钟信号线clk1电连接，组成第一组寄存器单元；标注为d1、d2和d3的三个移位寄存器的时钟信号端clk与时钟信号线clk2电连接，组成第二组寄存器单元。第一组寄存器单元中，标记为s1、s2和s3的三个移位寄存器级联，移位寄存器s1、s2和s3分别为第一级、第二级和第三级，第三级移位寄存器的辅助下拉控制端p与第二级移位寄存器的上拉节点pu电连接，第二级移位寄存器的辅助下拉控制端p与第一级移位寄存器的上拉节点pu电连接。第二组寄存器单元的级联关系与第一组寄存器单元的级联关系类似，这里不再赘述。
68.上述具有级联关系的多个移位寄存器中，第k级移位寄存器的辅助下拉控制端与第k-n级移位寄存器的上拉节点电连接，这里n的具体数值可以根据实际电路选择。示例的，第k级移位寄存器的辅助下拉控制端与第k-1级移位寄存器的上拉节点电连接，即本级移位寄存器的辅助下拉控制端可以与上一级移位寄存器的上拉节点电连接；或者，第k级移位寄存器的辅助下拉控制端与第k-2级移位寄存器的上拉节点电连接，即本级移位寄存器的辅助下拉控制端可以与第k-2级移位寄存器的上拉节点电连接，这里不做限定。本技术实施例以及附图均以第k级移位寄存器的辅助下拉控制端与第k-1级移位寄存器的上拉节点电连接为例进行说明。
69.需要说明的是，上述输入模块、输出模块、下拉控制模块、下拉模块和辅助下拉模块的具体结构不做限定，只要能实现相应功能即可。
70.上述下拉控制模块、下拉模块、辅助下拉模块的数量不做限定，示例的，该移位寄存器可以包括一个下拉控制模块、一个下拉模块和一个辅助下拉模块；或者，参考图2所示，该移位寄存器可以包括两个下拉控制模块(为了便于区分，图2分别标记为2和2’)、两个下拉模块(为了便于区分，图2分别标记为7和7’)、两个辅助下拉模块(为了便于区分，图2分别标记为8和8’)，其中，为了便于说明，下拉控制模块2、下拉模块7和辅助下拉模块8为第一
组，下拉控制模块2’、下拉模块7’和辅助下拉模块8’为第二组。第一组和第二组的电路结构和功能均相同，只是分时工作，以提高稳定性和使用寿命。
71.参考图2所示，该移位寄存器还可以包括放电模块4，上拉复位模块5、第一降噪模块6、第二降噪模块6’，其中，降噪模块的数量与下拉控制模块的数量相同。其中，放电模块4分别电连接上拉节点pu、帧开启信号端stv和第一电平信号端lvgl，且被配置为响应于帧开启信号端stv输入的帧开启信号，并通过第一电平信号端lvgl所输入的第一电平信号对上拉节点pu进行放电。第一降噪模块6分别电连接上拉节点pu、下拉节点pd_1、第一电平信号端lvgl、第二电平信号端vgl和信号输出端gout，且被配置为响应于下拉节点pd_1的电位，通过第二电平信号端vgl输入的第二电平信号对上拉节点pu、信号输出端gout所输出的信号进行降噪。第二降噪模块6’分别电连接上拉节点pu、下拉节点pd_2、第一电平信号端lvgl、第二电平信号端vgl和信号输出端gout，且被配置为响应于下拉节点pd_2的电位，通过第二电平信号端vgl输入的第二电平信号对上拉节点pu、信号输出端gout所输出的信号进行降噪。
72.需要说明的是，图2所示的电路结构中，第一电平信号端lvgl和第二电平信号端vgl均属于低电平信号端，可以提供低电平信号；两者的区别在于，第一电平信号端lvgl提供的低电平信号比第二电平信号端vgl提供的低电平信号的电位更低，从而可以更加充分将对应点的电位进行拉低。
73.本发明的实施例提供了一种栅极驱动电路及驱动方法、阵列基板、显示装置，该栅极驱动电路中，具有级联关系的多个移位寄存器中，第k级移位寄存器的辅助下拉控制端与第k-1级移位寄存器的上拉节点电连接，这样可以通过第k-n级的上拉节点电压对第k级的辅助下拉模块进行控制，从而提前对第k级的下拉节点进行放电降噪，进而有利于第k级的上拉节点的抬升，最终提升了输出模块的输出能力。该栅极驱动电路的输出性能较高、信赖性强。
74.下面提供一种具体的辅助下拉模块的结构。图2包括两个辅助下拉模块(分别标记为8和8’)的结构，下面将以辅助下拉模块8为例详细说明，辅助下拉模块8’的结构与辅助下拉模块8的结构相同，后续不再赘述。
75.参考图3所示，移位寄存器中，辅助下拉模块8包括第一晶体管m1，第一晶体管m1的控制极g与辅助下拉控制端p电连接、第一极d与第一电平信号端vgl电连接、第二极s与下拉节点pd_1电连接。那么，若辅助下拉控制端p写入高电平信号，则m1打开，下拉节点pd_1的电位下拉至第一电平信号端lvgl的低电平电位。
76.在一个或者多个实施例中，为了避免当前显示阶段中上拉节点pu的电压对下一显示阶段的影响，参考图2所示，移位寄存器还包括上拉复位模块5，上拉复位模块5电连接上拉节点pu、上拉复位信号端rst_pu和第一电平信号端lvgl，且被配置为响应于上拉复位信号端rst_pu输入的上拉复位信号，并通过第一电平信号端lvgl输入的第一电平信号对上拉节点pu的电位进行复位。
77.这里对于上拉复位模块的具体结构不做限定。示例的，参考图3所示，该上拉复位模块5包括：第三晶体管m3，第三晶体管m3的控制极g电连接上拉复位信号端rst_pu、第一极d电连接上拉复位信号端rst_pu、第二极s电连接上拉节点pu。那么，若上拉复位信号端rst_pu写入高电平信号，则m3打开，上拉节点pu的电位下拉至第一电平信号端lvgl的低电平电
位。
78.为了保证当前级移位寄存器输出的同时，上一级移位寄存器保持关闭，可选的，参考图1所示，具有级联关系的多个移位寄存器中，第k级移位寄存器的上拉复位信号端rst_pu与第k+1级移位寄存器的信号输出端gout电连接，其中，k为正整数，1≤k＜m。示例的，参考图1所示，结合前述说明，标记为s1、s2和s3的三个移位寄存器级联，移位寄存器s1、s2和s3分别为第一级、第二级和第三级，第一级移位寄存器的上拉复位信号端rst_pu与第二级移位寄存器的信号输出端gout电连接，第二级移位寄存器的上拉复位信号端rst_pu与第三级移位寄存器的信号输出端gout电连接。
79.进一步可选的，参考图3所示，移位寄存器中，输出模块3包括第二晶体管m2，第二晶体管m2的控制极g电连接上拉节点pu、第一极d电连接信号输出端gout、第二极s电连接时钟信号端clk。
80.需要说明的是，若该栅极驱动电路包括的移位寄存器与阵列基板中包括的栅线一一对应设置，则上述信号输出端gout可以直接与一条栅线电连接，从而向栅线输入扫描信号。为了获得稳定的输出，栅极驱动电路包括的移位寄存器可以分为第一移位寄存器和虚拟移位寄存器，其中，第一移位寄存器和虚拟移位寄存器的结构相同，区别在于：第一移位寄存器与栅线电连接，虚拟移位寄存器不与栅线电连接。
81.上述移位寄存器包括的输出模块的数量也不做限定，示例的，参考图3所示，该移位寄存器可以包括一个输出模块3；或者，该移位寄存器还可以包括两个输出模块，两个输出模块分别与不同的降噪模块电连接。图3所示的移位寄存器包括两个下拉控制模块、两个下拉模块、两个辅助下拉模块、第一降噪模块和第二降噪模块，输出模块分别与第一降噪模块和第二降噪模块电连接；若在图3基础上，新增一个输出模块，为了便于区分，该输出模块的输出端可以称为out_c，新增的输出模块与图3所示输出模块的结构相同；同时，还需要再设置第三降噪模块和第四降噪模块，第三降噪模块和第四降噪模块分别与新增的输出模块电连接，以对输出模块输出的信号进行降噪，第三降噪模块、第四降噪模块与第一降噪模块的结构相同，这里不再赘述。另外，新增输出模块的信号输出端out_c可以用于级联，示例的，具有级联关系的多个移位寄存器中，第k级移位寄存器的上拉复位信号端rst_pu与第k+1级移位寄存器的信号输出端out_c电连接；对于与栅线电连接的第一移位寄存器中，原有输出模块的信号输出端gout可以与栅线电连接，新增输出模块后，原有输出模块的信号输出端gout不再参与级联，可以降低信号输出端的负载，从而避免影响信号输出端gout输出的扫描信号，进一步提高输出性能。
82.在一个或者多个实施例中，参考图栅极驱动电路应用于阵列基板，阵列基板还包括多条栅线21。
83.栅极驱动电路22中，m个移位寄存器包括多个第一移位寄存器a和多个虚拟移位寄存器b；多个第一移位寄存器a和多个虚拟移位寄存器b沿预设方向(图4所示的oa方向)依次设置。
84.栅线21的至少一端与第一移位寄存器a的信号输出端gout电连接，虚拟移位寄存器b的信号输出端gout未与栅线21电连接。
85.图4中的栅极驱动电路中各移位寄存器的级联关系可以如图1所示，移位寄存器的结构可以参考图2和图3所示。当然，移位寄存器还可以采用其他结构，这里不做限定。图4仅
以具有级联关系的一组寄存器单元为例进行绘示。
86.上述阵列基板可以包括如图4所示的两个栅极驱动电路，栅线21的两端分别与不同的第一移位寄存器a的信号输出端gout电连接，该驱动方式为双边驱动，可以提高扫描效率和质量，更多应用于大尺寸、高分辨率的显示产品中。若阵列基板包括一个栅极驱动电路，栅线21的一端与第一移位寄存器a的信号输出端gout电连接，该驱动方式为单边驱动，更多应用于小尺寸、分辨率较低的显示产品中。
87.可选的，在栅极驱动电路包括第一移位寄存器和虚拟移位寄存器的情况下，参考图4所示，具有级联关系的l级移位寄存器中，包括la个第一移位寄存器和lb个虚拟移位寄存器，l、la和lb均为正整数，la和lb之和为l，1≤l＜m；第la级第一移位寄存器的上拉复位信号端rst_pu与第la+1级虚拟移位寄存器的信号输出端gout电连接。
88.需要说明的是，la和lb的具体数量不做限定，一般la大于lb，具体需要根据实际产品选择。
89.上述前la-1级的第一移位寄存器的级联关系为：当前级的第一移位寄存器的上拉复位信号端rst_pu与下一级第一移位寄存器的信号输出端gout电连接。上述第la+2级至第l级的虚拟移位寄存器的级联关系为：当前级的虚拟移位寄存器的上拉复位信号端rst_pu与下一级虚拟移位寄存器的信号输出端gout电连接。
90.在一个或者多个实施例中，参考图6所示，移位寄存器还包括级联模块9，级联模块9电连接输出复位端reset、第二电平信号端vgl和信号输出端gout，且被配置为响应于输出复位端输入的输出复位信号，通过第二电平信号端输入的第二电平信号下拉信号输出端的电位。
91.上述级联模块的具体结构不做限定，示例的，参考图6所示，该级联模块包括第十二晶体管m12，第十二晶体管m12的控制极g电连接输出复位端reset、第一极d电连接第二电平信号端vgl、第二极s电连接信号输出端gout。在输出复位端reset的高电平信号的控制下，m12打开，信号输出端gout的电平被拉低至第二电平信号端vgl的低电平，从而完成对于信号输出端gout的放电。
92.可选的，参考图7所示，具有级联关系的多个移位寄存器中，第k+1级移位寄存器的信号输出端gout与第k级移位寄存器的输出复位端reset电连接，其中，k为正整数，1≤k＜m；这样可以更快地对第k+1级移位寄存器的信号输出端gout进行放电，使得如图6所示的输出模块中的第二晶体管m2迅速关断。
93.参考图7所示，具有级联关系的多个移位寄存器中，第k+1级移位寄存器的信号输出端gout分别与第k级移位寄存器的输出复位端reset和上拉复位信号端rst_pu电连接。
94.进一步可选的，参考图5所示，栅极驱动电路应用于阵列基板，阵列基板还包括多条栅线21；栅极驱动电路22中，m个移位寄存器包括多个第一移位寄存器a和多个虚拟移位寄存器b；多个第一移位寄存器a和多个虚拟移位寄存器b沿预设方向(图4所示的oa方向)依次设置。
95.参考图5所示，栅极驱动电路中，具有级联关系的l级移位寄存器中，包括la个第一移位寄存器和lb个虚拟移位寄存器，l、la和lb均为正整数，la和lb之和为l，1≤l＜m；第la级第一移位寄存器a的上拉复位信号端rst_pu和输出复位端reset分别与第la+1级虚拟移位寄存器的信号输出端gout电连接。
96.栅线21的至少一端与第一移位寄存器a的信号输出端gout电连接，虚拟移位寄存器b的信号输出端gout未与栅线21电连接。
97.图5所示的移位寄存器的结构可以参考图6所示。
98.上述前la-1级的第一移位寄存器的级联关系为：当前级的第一移位寄存器的上拉复位信号端rst_pu和输出复位端reset分别与下一级第一移位寄存器的信号输出端gout电连接。上述第la+2级至第l级的虚拟移位寄存器的级联关系为：当前级的虚拟移位寄存器的上拉复位信号端rst_pu和输出复位端reset分别与下一级虚拟移位寄存器的信号输出端gout电连接。
99.上述当前级的移位寄存器的上拉复位信号端rst_pu和输出复位端reset分别与下一级的移位寄存器的信号输出端gout电连接，可以更迅速地对当前级移位寄存器的信号输出端gout进行放电，使得如图6所示的输出模块中的第二晶体管m2迅速关断。
100.但是，参考图5所示，由于虚拟移位寄存器b的信号输出端gout未与栅线21电连接，而第一移位寄存器a的信号输出端gout与栅线21电连接，则两者输出端的负载大小不同；那么，采用虚拟移位寄存器b的信号输出端gout向上一级第一移位寄存器a的上拉复位信号端rst_pu和输出复位端reset提供的第一信号，与采用第一移位寄存器a的信号输出端gout向上一级第一移位寄存器的上拉复位信号端rst_pu和输出复位端reset提供的第二信号，存在差异，从而出现如图6中第一信号控制的m12打开时间早于第二信号控制的m12的打开时间，则相应的图6中的第二晶体管的tf(下降沿延迟)出现差异，即第二晶体管的关断时间不同，导致对应的子像素的充电率也不同，最终出现水平白block(块状)的显示不良现象。
101.为了解决该问题，提出两种解决方案，第一种，参考图8中b图所示，第一移位寄存器(可称为normal goa)的第二晶体管m2的尺寸大于虚拟移位寄存器(可称为dummy goa)的第二晶体管m2的尺寸，即降低虚拟移位寄存器的输出能力，从而减小第一移位寄存器和虚拟移位寄存器的输出能力之间的差异，尽可能地保证两者输出的信号一致，解决水平block mura的问题。图8中a图绘示的是第一移位寄存器的第二晶体管m2的尺寸与虚拟移位寄存器的第二晶体管m2的尺寸相同的结构，比对a图和b图，b图中虚拟移位寄存器的第二晶体管m2的尺寸缩小。
102.第一种，参考图9所示，阵列基板还包括两个栅极驱动电路22和多条负载线23；两个栅极驱动电路22分置于多条栅线21和多条负载线23形成的整体的两侧。
103.栅线21的两端分别与属于不同栅极驱动电路的两个第一移位寄存器a的信号输出端gout电连接，负载线23的两端分别与属于不同栅极驱动电路的两个虚拟移位寄存器b的信号输出端gout电连接。
104.上述驱动方式为双边驱动，可以提高扫描效率和质量，更多应用于大尺寸、高分辨率的显示产品中。
105.上述通过对虚拟移位寄存器b的信号输出端gout增加负载，从而保证第一移位寄存器a的信号输出端gout和虚拟移位寄存器b的信号输出端gout的负载相同，进而使得两者输出相同，最终解决水平block mura问题。
106.需要说明的是，若第一移位寄存器和虚拟移位寄存器采用图3所示的结构，即不设置图6所示的级联模块，也可解决上述水平block mura问题。
107.下面以图3为例，详细说明该移位寄存器的结构。
108.参考图3所示，该移位寄存器包括：
109.输入模块1，输入模块1包括第二晶体管m4，第二晶体管m4的控制极g电连接第二极s、第一极d电连接上拉节点pu、第二极s电连接信号输入端input。
110.输出模块3，输出模块3包括第二晶体管m2，第二晶体管m2的控制极g电连接上拉节点pu、第一极d电连接信号输出端gout、第二极s电连接时钟信号端clk。
111.电容c，电容c的一极电连接上拉节点pu、另一极电连接信号输出端gout。
112.两个下拉控制模块，下拉控制模块2包括第五晶体管m5和第六晶体管m6，第五晶体管m5的控制极g电连接第二极s、第一极d电连接第六晶体管m6的控制极g、第二极s电连接电源电压信号端vddo，第六晶体管m6的第一极d电连接下拉节点pd_1、第二极s电连接电源电压信号端vddo；下拉控制模块2’包括第五晶体管m5’和第六晶体管m6’，第五晶体管m5’的控制极g电连接第二极s、第一极d电连接第六晶体管m6’的控制极g、第二极s电连接电源电压信号端vdde，第六晶体管m6的第一极d电连接下拉节点pd_2、第二极s电连接电源电压信号端vdde。
113.两个下拉模块，下拉模块7包括第七晶体管m7和第八晶体管m8，第七晶体管m7的控制极g电连接上拉节点pu、第一极d电连接第一电平信号端lvgl、第二极s电连接第六晶体管m6的控制极g，第八晶体管m8的控制极g电连接上拉节点pu、第一极d电连接第一电平信号端lvgl、第二极s电连接下拉节点pd_1；下拉模块7’包括第七晶体管m7’和第八晶体管m8’，第七晶体管m7’的控制极g电连接上拉节点pu、第一极d电连接第一电平信号端lvgl、第二极s电连接第六晶体管m6’的控制极g，第八晶体管m8’的控制极g电连接上拉节点pu、第一极d电连接第一电平信号端lvgl、第二极s电连接下拉节点pd_2。
114.两个辅助下拉模块，辅助下拉模块8包括第一晶体管m1，第一晶体管m1的控制极g与辅助下拉控制端p电连接、第一极d与第一电平信号端vgl电连接、第二极s与下拉节点pd_1电连接；辅助下拉模块8’包括第一晶体管m1’，第一晶体管m1’的控制极g与辅助下拉控制端p电连接、第一极d与第一电平信号端vgl电连接、第二极s与下拉节点pd_1电连接。
115.放电模块4，放电模块4包括：第十一晶体管m11，第十一晶体管m11的控制极g电连接帧开启信号端stv、第一极d电连接第一电平信号端lvgl、第二极s电连接上拉节点pu。
116.上拉复位模块5，上拉复位模块5包括：第三晶体管m3，第三晶体管m3的控制极g电连接上拉复位信号端rst_pu、第一极d电连接上拉复位信号端rst_pu、第二极s电连接上拉节点pu。
117.第一降噪模块6，第一降噪模块6包括第九晶体管m9和第十晶体管m10，第九晶体管m9的控制极g电连接下拉节点pd_1、第一极d电连接第一电平信号端lvgl、第二极s电连接上拉节点pu，第十晶体管m10的控制极g电连接下拉节点pd_1、第一极d电连接第二电平信号端vgl、第二极s电连接信号输出端gout。
118.第二降噪模块6’，第二降噪模块6’包括第九晶体管m9’和第十晶体管m10’，第九晶体管m9’的控制极g电连接下拉节点pd_2、第一极d电连接第一电平信号端lvgl、第二极s电连接上拉节点pu，第十晶体管m10’的控制极g电连接下拉节点pd_2、第一极d电连接第二电平信号端vgl、第二极s电连接信号输出端gout。
119.图3所示的移位寄存器的驱动过程如下：
120.在放电阶段，也即显示之前，先给帧开启信号端stv输入高电平信号，第十一晶体
管m11打开，通过第一电平信号端lvgl所输入的低电平信号，对上拉节点pu进行放电，防止上拉节点pu残留电荷造成显示异常。
121.在输入阶段，信号输入端input写入高电平信号，第四晶体管m4打开，通过高电平信号拉高上拉节点pu的电位，并对存储电容c进行充电。
122.在输出阶段，由于在输入阶段上拉节点pu的电位被拉高，第二晶体管m2打开，将时钟信号端clk输入的高电平信号通过信号输出端gout输出。
123.在复位阶段，上拉复位信号端rst_pu输入高电平信号，第三晶体管m3打开，通过第一电平信号端lvgl输入的低电平信号拉低上拉节点pu的电位，以对上拉节点pu进行复位，由于上拉节点pu被拉低，第二晶体管m2关断，信号输出端gout不再输出高电平信号。与此同时，第一下拉控制节点pd_cn1和下拉节点pd_1均为高电平信号，第十晶体管m10、第九晶体管m9打开，分别对上拉节点pu、信号输出端gout的输出进行降噪，直至下一帧扫描开始上拉节点pu电位被拉高。
124.需要说明的是，当前级移位寄存器的辅助下拉控制端p与上一级移位寄存器的上拉节点pu电连接，即在上一级移位寄存器处于输出阶段时，当前级的辅助下拉控制端p为高电平，则第一晶体管m1和m1’打开，当前级移位寄存器的下拉节点pd_1和pd_2下拉至低电平，则第九晶体管m9和m9’、第十晶体管m10和m10’均关闭；那么，在当前级移位寄存器处于输入阶段时，上拉节点pu容易抬升，能有效提升输出能力。
125.本发明实施例还提供了一种阵列基板，包括上述的栅极驱动电路。需要说明的是，该阵列基板可以采用双边驱动，或单边驱动，这里不做限定。
126.本发明实施例另提供了一种显示装置，包括上述的阵列基板。该显示装置可以是刚性的显示装置，或者，也可以是柔性的显示装置(即可弯曲、可折叠)；其类型可以是tn(twisted nematic，扭曲向列)型、va(vertical alignment，垂直取向)型、ips(in-plane switching，平面转换)型或ads(advanced super dimension switch，高级超维场转换)型等液晶显示装置，或者，还可以是oled(organic light-emitting diode，有机发光二极管)显示装置以及包括这些显示装置的电视、数码相机、手机、平板电脑等任何具有显示功能的产品或者部件。
127.本发明实施例又提供了一种上述栅极驱动电路的驱动方法，包括：
128.s01、在输入阶段，向信号输入端写入输入信号，从而将输入信号写入上拉节点pu。
129.s02、在输出阶段，向时钟信号端写入时钟信号，从而将时钟信号端clk输入的时钟信号通过信号输出端gout输出。
130.s03、在复位阶段，向电源电压信号端写入电源电压信号，向第一电平信号端写入第一电平信号，从而将上拉节点pu的电平下拉至第一电平、信号输出端gout的电平下拉至第二电平。
131.通过上述驱动方法，可以实现移位寄存器的输出。需要说明的是，上述方法还可以包括其他步骤，具体可以结合相应的电路结构，这里不再赘述。
132.本文中所称的“一个实施例”、“实施例”或者“一个或者多个实施例”意味着，结合实施例描述的特定特征、结构或者特性包括在本技术的至少一个实施例中。此外，请注意，这里“在一个实施例中”的词语例子不一定全指同一个实施例。
133.在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本技术的实施
例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
134.最后应说明的是：以上实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围。