1.本发明实施例涉及移位寄存技术领域，尤其涉及一种移位寄存器和显示驱动器。
背景技术：
2.移位寄存器在显示面板领域具有重要的应用，需要为显示面板提供各种扫描信号，以驱动显示面板中的像素电路工作。
3.然而，一些新型的用于低刷新频率的像素电路需要跨越多个行时间的脉冲扫描信号来驱动，现有的移位寄存器无法输出连续跨越多个行时间的且无拖尾现象脉冲信号。
技术实现要素：
4.本发明提供一种移位寄存器和显示驱动器，以使得移位寄存器能够输出跨越多个行时间且无拖尾的扫描信号。
5.第一方面，本发明实施例提供了一种移位寄存器，所述移位寄存器包括：
6.输出调节子模块，用于根据第一节点的电位将第一电源信号由所述移位寄存器的输出端输出、根据第二节点的电位将第一时钟信号由所述移位寄存器的输出端输出以及将所述移位寄存器输出端的信号耦合至所述第二节点；触发写入子模块，用于根据第二时钟信号将触发信号写入所述第二节点；节点调节子模块，所述节点调节子模块用于调节所述第一节点的电位，所述节点调节子模块包括：电源引入子模块、第一耦合子模块和第一调节子模块；
7.所述电源引入子模块用于根据所述触发信号将第一电源信号引入至所述第一调节子模块的控制端以关断所述第一调节子模块；所述第一耦合子模块用于将第二时钟信号耦合至所述第一调节子模块的控制端；所述第一调节子模块用于根据其自身控制端的输入信号将所述第二时钟信号写入所述第一节点；
8.所述第一时钟信号包括第一类型电平和第二类型电平，所述第二时钟信号包括第一类型电平和第二类型电平，且所述第二时钟信号跳变为第一类型电平的时刻位于所述第一时钟信号的第二类型电平的持续时间内，第一类型电平与第二类型电平极性相反，所述第一时钟信号与所述第二时钟信号的周期相同且相同电平的持续时间不同。
9.可选地，第一时钟信号的第二类型电平的电平值小于所述第二时钟信号的第二类型电平的电平值。
10.可选地，所述触发写入子模块的第一端接入所述触发信号，所述触发写入子模块的第二端与所述第二节点电连接，所述触发写入子模块的控制端接入所述第二时钟信号；
11.所述电源引入子模块的第一端接入所述第一电源信号，所述电源引入子模块的控制端接入所述触发信号，所述电源引入子模块的第二端与所述第一调节子模块的控制端电连接；
12.所述第一调节子模块的第一端接入所述第二时钟信号，所述第一调节子模块的第二端与所述第一节点电连接；
13.所述第一耦合子模块的第一端与所述第一调节子模块的第一端电连接，所述第一耦合子模块的第二端与所述第一调节子模块的控制端电连接。
14.可选地，所述移位寄存器还包括：第一反馈调节子模块，所述第一反馈调节子模块用于在所述第一节点及第三时钟信号的控制下将所述第一电源信号写入所述第二节点；
15.所述第三时钟信号与所述第二时钟信号的脉冲相互错开。
16.可选地，所述移位寄存器还包括：第二反馈调节子模块，所述第二反馈调节子模块用于根据所述第二节点的电位将所述第一电源信号写入所述第一节点。
17.可选地，所述输出调节子模块包括：
18.上拉子模块，所述上拉子模块的第一端接入所述第一电源信号，所述上拉子模块的第二端与所述移位寄存器的输出端电连接，所述上拉子模块的控制端与所述第一节点电连接；
19.下拉子模块，所述下拉子模块的第一端接入所述第一时钟信号，所述下拉子模块的第二端与所述移位寄存器的输出端电连接，所述下拉子模块的控制端与所述第二节点电连接。
20.可选地，所述输出调节子模块还包括：
21.第二耦合子模块，所述第二耦合子模块的第一端与所述上拉子模块的第一端电连接，所述第二耦合子模块的第二端与所述上拉子模块的控制端电连接；
22.第三耦合子模块，所述第三耦合子模块的第一端与所述下拉子模块的第二端电连接，所述第三耦合子模块的第二端与所述下拉子模块的控制端电连接。
23.可选地，所述触发写入子模块包括第一晶体管，所述第一晶体管的第一端作为所述触发写入子模块的第一端，所述第一晶体管的第二端作为所述触发写入子模块的第二端，所述第一晶体管的控制端作为所述触发写入子模块的控制端；
24.所述电源引入子模块包括第二晶体管，所述第二晶体管的第一端作为所述电源引入子模块的第一端，所述第二晶体管的第二端作为所述电源引入子模块的第二端，所述第二晶体管的控制端作为所述电源引入子模块的控制端；
25.所述第一调节子模块包括第三晶体管，所述第三晶体管的第一端作为所述第一调节子模块的第一端，所述第三晶体管的第二端作为所述第一调节子模块的第二端，所述第三晶体管的控制端作为所述第一调节子模块的控制端；
26.所述上拉子模块包括第四晶体管，所述第四晶体管的第一端作为所述上拉子模块的第一端，所述第四晶体管的第二端作为所述上拉子模块的第二端，所述第四晶体管的控制端作为所述上拉子模块的控制端；
27.所述下拉子模块包括第五晶体管，所述第五晶体管的第一端作为所述下拉子模块的第一端，所述第五晶体管的第二端作为所述下拉子模块的第二端，所述第五晶体管的控制端作为所述下拉子模块的控制端；
28.所述第二耦合子模块包括第一电容，所述第一电容的第一端作为所述第二耦合子模块的第一端，所述第一电容的第二端作为所述第二耦合子模块的第二端；
29.所述第三耦合子模块包括第二电容，所述第二电容的第一端作为所述第三耦合子模块的第一端，所述第二电容的第二端作为所述第三耦合子模块的第二端；
30.所述第一耦合子模块包括第三电容，所述第三电容的第一端作为所述第一耦合子
模块的第一端，所述第三电容的第二端作为所述第一耦合子模块的第二端。
31.第二方面，本发明实施例还提供了一种显示驱动器，所述显示驱动器包括第一方面所述的移位寄存器，其中，第n级移位寄存器的触发信号由第n-1级移位寄存器的输出端提供；n大于等于2；
32.所述显示驱动器还包括第一时钟线、第二时钟线、第三时钟线和第四时钟线，其中，奇数级的移位寄存器的第一时钟信号由所述第一时钟线提供，偶数级的移位寄存器的第一时钟信号由所述第二时钟线提供，奇数级的移位寄存器的第二时钟信号由所述第三时钟线提供，偶数级的移位寄存器的第二时钟信号由所述第四时钟线提供。
33.可选地，所述移位寄存器还包括：第一反馈调节子模块，所述第一反馈调节子模块用于在所述第一节点及第三时钟信号的控制下将所述第一电源信号写入所述第二节点；所述第三时钟信号与所述第二时钟信号的脉冲相互错开；
34.奇数级的移位寄存器的第三时钟信号由所述第四时钟线提供，偶数级的移位寄存器的第三时钟信号由所述第三时钟线提供。
35.本发明实施例的技术方案，采用的移位寄存器包括输出调节子模块，用于根据第一节点的电位将第一电源信号由移位寄存器的输出端输出、根据第二节点的电位将第一时钟信号由移位寄存器的输出端输出以及将移位寄存器输出端的信号耦合至第二节点；触发写入子模块，用于根据第二时钟信号将触发信号写入第二节点；节点调节子模块，节点调节子模块用于调节第一节点的电位，节点调节子模块包括：电源引入子模块、第一耦合子模块和第一调节子模块；电源引入子模块用于根据触发信号将第一电源信号引入至第一调节子模块的控制端以关断第一调节子模块；第一耦合子模块用于将第二时钟信号耦合至第一调节子模块的控制端；第一调节子模块用于根据其自身控制端的输入信号将第二时钟信号写入第一节点；所述第一时钟信号包括第一类型电平和第二类型电平，所述第二时钟信号包括第一类型电平和第二类型电平，且所述第二时钟信号跳变为第一类型电平的时刻位于所述第一时钟信号的第二类型电平的持续时间内，第一类型电平与第二类型电平极性相反，第一时钟信号与第二时钟信号的周期相同且相同类型电平的持续时间不同。通过配置第一时钟信号的脉冲开始沿位于第二时钟信号的脉冲时间内，能够两次拉低第二节点的电平，从而使得下降沿没有拖尾现象；并且能够输出连续跨越多个行周期的输出信号。
附图说明
36.图1为本发明实施例提供的一种移位寄存器的电路结构示意图；
37.图2为本发明实施例提供的一种移位寄存器的时序图；
38.图3为本发明实施例提供的一种扫描信号与移位寄存器输出信号的对比图；
39.图4为本发明实施例提供的又一种移位寄存器的电路结构示意图；
40.图5为本发明实施例提供的又一种移位寄存器的时序图；
41.图6为本发明实施例提供的又一种移位寄存器的电路结构示意图；
42.图7为本发明实施例提供的一种显示驱动器的电路结构示意图。
具体实施方式
43.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描
述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
44.图1为本发明实施例提供的一种移位寄存器的电路结构示意图，参考图1，移位寄存器包括：输出调节子模块101，输出调节子模块101用于根据第一节点n1的电位将第一电源信号vgh由移位寄存器的输出端emb输出、根据第二节点n2的电位将第一时钟信号eck1由移位寄存器的输出端emb输出，以及将移位寄存器的输出端emb的信号耦合至第二节点n2；触发写入子模块102，用于根据第二时钟信号eck2将触发信号einb写入第二节点n2；节点调节子模块，节点调节子模块用于调节第一节点n1的电位，节点调节子模块包括：电源引入子模块103、第一耦合子模块104和第一调节子模块105；电源引入子模块103用于根据触发信号einb将第一电源信号vgh引入至第一调节子模块105的控制端以关断第一调节子模块105；第一耦合子模块104用于将第二时钟信号eck2耦合至第一调节子模块105的控制端；第一调节子模块105用于根据其自身控制端的输入信号将第二时钟信号eck2写入第一节点n1；第一时钟信号eck1包括第一类型电平和第二类型电平，第二时钟信号eck2包括第一类型电平和第二类型电平，且第二时钟信号eck2跳变为第一类型电平的时刻位于第一时钟信号eck1的第二类型电平的持续时间内，第一类型电平与第二类型电平极性相反。
45.具体地，移位寄存器能够将触发信号einb移位后经其输出端emb输出，通过级联多级移位寄存器，能够为显示面板的多行像素电路提供扫描信号，从而使得显示面板能够实现行扫描的驱动方式，进而使得显示面板能够显示待显示画面。输出调节子模块101能够输出第一电源信号vgh或者第一时钟信号eck1，例如当第一节点n1上的电平为有效电平时，输出调节子模块101将第一电源信号vgh由移位寄存器的输出端emb输出，而当第二节点n2上的电平为有效电平时，输出调节子模块101将第一时钟信号eck1由移位寄存器的输出端emb输出。第一节点n1的电平受节点调节子模块的控制，而第二节点n2的电平受触发写入子模块102的控制。图2为本发明实施例提供的一种移位寄存器的时序图，图2与图1相对应，结合图1和图2，本实施例中第一时钟信号eck1包括第一类型电平和第二类型电平，第二时钟信号eck2包括第一类型电平和第二类型电平的含义是：第一类型电平例如是低电平，第二类型电平例如是高电平，也即第一时钟信号eck1由高电平和低电平组成，第二时钟信号eck2也由高电平和低电平组成，但需要注意的是，第一时钟信号eck1的第一类型电平的电平值与第二时钟信号eck2的第一类型电平的电平值可以相同也可以不同，同样第一时钟信号eck1的第二类型电平的电平值与第二时钟信号eck2的第二类型的电平值可以相同也可以不同；第二时钟信号eck2跳变为第一类型电平的时刻(由第二类型电平跳变为第一类型电平的时刻，本实施例为下降沿)位于第一时钟信号eck1的第二类型电平的持续时间内，也即是说，在相同的周期内，第二时钟信号eck2的下降沿晚于第一时钟信号eck1的上升沿，但早于第一时钟信号eck1的下降沿，从而会产生第一时钟信号eck1为高电平而第二时钟信号eck2为低电平的阶段；第一时钟信号eck1和第二时钟信号eck2周期相同但相同类型电平的持续时间不同的含义为第一时钟信号eck1与第二时钟信号eck2不是移位的关系，也即不是由同一个时钟信号移位后产生，其中相同类型电平的持续时间仅指高电平的持续时间以及低电平的持续时间，并不代表相同的电平值的持续时间；以各个模块为低电平有效为例(也即在其控制端为低电平时导通)，移位寄存器的工作过程可包括：
46.t0阶段，在此阶段，第二时钟信号eck2为高电平，则触发写入子模块102无法将触
发信号einb写入第一节点n1，从而第一节点n1维持上一时刻的状态，移位寄存器的输出端emb也维持上一时刻的状态(初始为高电平)；即使触发信号einb的低电平脉冲到来，也即触发信号einb跳变为低电平时，由于第二时钟信号eck2始终为高电平，则第二节点n2的电位不会变化，虽然电源引入子模块103能够将第一电源信号vgh写入第一调节子模块105的控制端，但由于第一电源信号vgh为关断第一调节子模块105的信号(例如第一电源信号vgh为高电平)，因而此时第一调节子模块105仍为关断状态，第一节点n1的电位维持不变。
47.t1阶段，在此阶段，第二时钟信号eck2下跳，由于第一时钟信号eck1在时序上后移预设值后与第一时钟信号eck1互为反相，也即第一时钟信号eck1的高电平脉冲与第二时钟信号eck2的低电平脉冲在时序上存在交叠，且第一时钟信号eck1的高电平脉冲时序上更为靠前，因此，在t1阶段第一时钟信号eck1为高电平；虽然此时触发写入子模块102导通，使得第二节点n2对输出调节子模块101使能，但是由于此时第一时钟信号eck1为高电平，因此移位寄存器的输出端emb仍输出高电平信号；且此时第一调节子模块105仍受第一电源信号vgh的控制而保持关断，第一节点n1上的电平仍然为高电平。
48.t2阶段，在此阶段，第二时钟信号eck2为低电平，触发信号einb也是低电平，且第一时钟信号eck1也是低电平，则移位寄存器的输出端emb被拉低，同时由于输出调节子模块101的耦合作用，移位寄存器输出端emb的低电平能够进一步耦合到第二节点n2，使得第二节点n2的电位进一步降低，从而使得输出调节子模块101打开的更加彻底，从而使得输出端emb输出信号的下降沿速度更快，减少拖尾现象。
49.t3阶段，在此阶段，在此阶段，虽然触发写入子模块102关断，但由于第二节点n2没有其它电平写入，使得第二节点n2的电平保持低电平，移位寄存器的输出端emb输出与第一时钟信号eck1相同的信号；电源引入子模块103保持开启，使得第一调节子模块105保持关断；
50.t4阶段，在此阶段，触发写入子模块102先关断后开启，使得低电平的触发信号einb能够写入第二节点n2，使得第二节点n2的电平保持低电平，移位寄存器的输出端emb输出与第一时钟信号eck1相同的信号；电源引入子模块103保持开启，使得第一调节子模块105保持关断；
51.t5阶段，在此阶段，虽然第二时钟信号eck2存在跳变，但在跳变前后触发信号einb持续为低电平，因而第一调节子模块105的控制端持续保持高电平，第一调节子模块105保持关断，第一节点n1保持高电平；第二节点n2没有其它电平写入，使得第二节点n2的电平保持低电平，移位寄存器的输出端emb输出与第一时钟信号eck1相同的信号；
52.t6阶段，在此阶段，触发信号einb为高电平，使得电源引入子模块103关断，但由于第二时钟信号eck2为高电平，使得第一调节子模块105仍保持关断，第一节点n1的电平保持不变，仍为高电平；触发写入子模块102保持关断，第二节点n2的电位仍保持不变，也即继续保持低电平，使得移位寄存器的输出端emb输出与第一时钟信号eck1相同的信号；
53.t7阶段，由于触发信号einb变为高电平，触发写入子模块102开启后第二节点n2被置为高电平，由于第一耦合模块104的耦合作用，使得第二时钟信号eck2的低电平被耦合至第一调节子模块105的控制端，进而使得第一调节子模块105导通，第一节点n1被置为低电平，使得输出调节子模块101将第一电源信号vgh由移位寄存器的输出端emb输出。
54.t7阶段之后，第一节点n1维持低电平，第二节点n2维持高电平，因此移位寄存器的
输出端emb持续输出高电平。
55.从上述描述以及图2中可以看出，本实施例的移位寄存器不仅能够没有拖尾现象，而且能够输出持续时间略小于一个时钟信号周期(第二时钟信号的周期)的低电平，如图3所示，图3为本发明实施例提供的一种扫描信号与移位寄存器输出信号的对比图，emb相比einb只延迟了很少一部分eck1周期的时间；因此如果1个“行时间”等于半个eck周期，那么t2+t3就只比两个“行时间”略小，因此t2+t3就可以覆盖相邻两行像素的写数据时间，(如图3中所示，a为写数据时间，b为相邻行写数据时间之间的等待时间，a+b为行时间，s(n)为第n行扫描信号，s(n)信号比前级s(n-1)滞后1个行时间，比下级信号s(n+1)提前一个行时间)；如果将t4设置在时间b内，那么t2+t3与t5就能覆盖连续4个相邻行的写数据时间，如图3所示，emb低电平能覆盖s(n-1)、s(n)、s(n+1)、s(n+2)四个写数据时间。
56.本实施例的技术方案，采用的移位寄存器包括输出调节子模块，用于根据第一节点的电位将第一电源信号由移位寄存器的输出端输出、根据第二节点的电位将第一时钟信号由移位寄存器的输出端输出以及将移位寄存器输出端的信号耦合至第二节点；触发写入子模块，用于根据第二时钟信号将触发信号写入第二节点；节点调节子模块，节点调节子模块用于调节第一节点的电位，节点调节子模块包括：电源引入子模块、第一耦合子模块和第一调节子模块；电源引入子模块用于根据触发信号将第一电源信号引入至第一调节子模块的控制端以关断第一调节子模块；第一耦合子模块用于将第二时钟信号耦合至第一调节子模块的控制端；第一调节子模块用于根据其自身控制端的输入信号将第二时钟信号写入第一节点；第一时钟信号包括第一类型电平和第二类型电平，第二时钟信号包括第一类型电平和第二类型电平，且第二时钟信号跳变为第一类型电平的时刻位于第一时钟信号的第二类型电平的持续时间内，第一类型电平与第二类型电平极性相反，第一时钟信号与第二时钟信号的周期相同且相同电平的持续时间不同。可以通过配置第二时钟信号为在触发信号的脉冲持续时间内至少输出两个脉冲，并且第二时钟信号的下降沿晚于第一时钟信号的上升沿到来但早于第一时钟信号的下降沿到来，能够两次拉低第二节点的电平，从而使得下降沿没有拖尾现象；并且能够输出连续跨越多个行周期的输出信号。
57.需要说明的是，第一时钟信号eck1可以设置为时序后移预设值后与第二时钟信号eck2互为反相信号，这样第一时钟信号eck1的第二类型电平的持续时间和第二时钟信号eck2的第一类型电平的持续时间相同，更便于由驱动芯片产生。当然，第一时钟信号eck1的第二类型电平的持续时间与第二时钟信号eck2的第一类型电平的持续时间也可以不同，第二时钟信号的下降沿晚于第一时钟信号的上升沿到来但早于第一时钟信号的下降沿到来，第二时钟信号eck2的上升沿可以晚于第一时钟信号eck1的下降沿，也可以早于第一时钟信号eck1的上升沿，在此不做限定。
58.可选地，第一时钟信号eck1的第二类型电平的的电平值小于第二时钟信号eck2的第二类型电平的电平值，这样设置，可以使得移位寄存器输出的扫描信号的高电平较低，减少使用该扫描信号的像素电路的漏电流，第二时钟信号eck2的高电平电平值例如为7v，第一时钟信号eck1的高电平的电平值例如为大于或等于7v且小于7v；另外，第一时钟信号eck1的低电平的电平值也可小于第二时钟信号eck2的电平值，这样设置可以使得移位寄存器输出的扫描信号的低电平更低，从而使得使用该扫描信号的像素电路的开关晶体管打开程度更高。
59.可选地，继续参考图1，触发写入子模块102的第一端接入触发信号einb，触发写入子模块102的第二端与第二节点n2电连接，触发写入子模块102的控制端接入第二时钟信号eck2；电源引入子模块103的第一端接入第一电源信号vgh，电源引入子模块103的控制端接入触发信号einb，电源引入子模块103的第二端与第一调节子模块105的控制端电连接；第一调节子模块105的第一端接入第二时钟信号eck2，第一调节子模块105的第二端与第一节点n1电连接；第一耦合子模块104的第一端与第一调节子模块105的第一端电连接，第一耦合子模块104的第二端与第一调节子模块105的控制端电连接。
60.具体地，电源引入子模块103在其控制端的触发信号einb为低电平时能够导通从而将第一电源信号vgh写入到第一调节子模块105的控制端，从而关断第一调节子模块105；而第一调节子模块105能够在导通时将第二时钟信号eck2写入到第一节点n1，从而调节第一节点n1的电平；触发写入子模块102能够在第二时钟信号eck2为低电平时将触发信号einb写入到第二节点n2；通过第一时钟信号eck1、第二时钟信号eck2、触发信号einb、电源引入子模块103、触发写入子模块102、第一耦合子模块104以及第一调节子模块105的配合，完成移位寄存器的移位功能。
61.可选地，图4为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图4，移位寄存器还包括：第一反馈调节子模块106，第一反馈调节子模块106用于在第一节点n1及第三时钟信号eck3的控制下将第一电源信号vgh写入第二节点n2；第三时钟信号eck3与第二时钟信号eck2的脉冲相互错开。
62.具体地，第二时钟信号eck2和第三时钟信号eck3的周期以及幅值等均相同，也即第三时钟信号eck3与第二时钟信号eck2互为移位信号；图5为本发明实施例提供的又一种移位寄存器的时序图，图5与图4相对应，在本实施例中，通过设置第一反馈调节子模块106，只有第一节点n1为高电平且第三时钟信号eck3为高电平时，第一电源信号vgh才能够写入第二节点n2，也即在t3阶段中，虽然第三时钟信号eck3会跳变至低电平，但由于此阶段第一节点n2持续为高电平，因此第一电源信号vgh无法写入第二节点n2；在t7阶段以后，第一节点n1维持低电平，当第三时钟信号eck3为低电平时，第一反馈调节子模块106导通，从而将第一电源信号vgh写入第二节点n2，进一步保证第二节点n2为高电平，也即通过设置第一反馈调节子模块106，可以在t7阶段以后每隔一段时间向第二节点n2写入一个高电平，防止第二节点n2因为漏电等原因使得第二节点n2变为低电平，进而能够防止移位寄存器的输出端emb误输出。
63.可选地，继续参考图4，移位寄存器还包括：第二反馈调节子模块107，第二反馈调节子模块107用于根据第二节点n2的电位将第一电源信号vgh写入第一节点n1。
64.具体地，第二反馈调节子模块107能够t1阶段，也即在第二节点n2为低电平时，将第一电源信号vgh写入到第一节点n1，从而保证在t1阶段第一节点n1为高电平，防止移位寄存器的输出端emb输出高电平。
65.可选地，图6为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图6，输出调节子模块101包括：上拉子模块1011，上拉子模块1011的第一端接入第一电源信号vgh，上拉子模块1011的第二端与移位寄存器的输出端emb电连接，上拉子模块1011的控制端与第一节点n1电连接；下拉子模块1012，下拉子模块1012的第一端接入第一时钟信号eck1，下拉子模块1012的第二端与移位寄存器的输出端电连接，下拉子模块1012的控制端
与第二节点n2电连接。
66.具体地，上拉子模块1011能够在第一节点n1的使能下导通，也即在第一节点n1为低电平时导通，从而将第一电源信号vgh由移位寄存器的输出端emb输出；下拉子模块1012能够在第二节点n2的使能下导通，也即在第二节点n2为低电平时导通，从而将第一时钟信号eck1由移位寄存器的输出端emb输出。通过设置上拉子模块1011和下拉子模块1012，可以实现输出子模块101根据第一节点n1以及第二节点n2对移位寄存器的输出端emb输出信号的调节作用。
67.进一步地，继续参考图6，移位寄存器还包括：第二耦合子模块1013，第二耦合子模块1013的第一端与上拉子模块1011的第一端电连接，第二耦合子模块1013的第二端与上拉子模块1011的控制端电连接；第三耦合子模块1014，第三耦合子模块1014的第一端与下拉子模块1012的第二端电连接，第三耦合子模块1014的第二端与下拉子模块1012的控制端电连接。
68.具体地，第二耦合子模块1013还具有保持作用，能够在第一调节子模块105关断时保持第一节点n1的电平，如在t1阶段写入高电平后，在t2阶段保持第一节点n1为高电平，防止上拉子模块1011导通；第三耦合子模块1014能够在t2阶段，也即移位寄存器的输出端emb输出低电平时，将低电平的信号进一步耦合至第二节点n2，从而使得下拉子模块1012控制端的电位更低，使得下拉子模块1012打开的更加彻底，从而减弱拖尾现象。
69.示例性地，继续参考图6，触发写入子模块102包括第一晶体管m1，第一晶体管m1的第一端作为触发写入子模块102的第一端，第一晶体管m1的第二端作为触发写入子模块102的第二端，第一晶体管m1的控制端作为触发写入子模块102的控制端；电源引入子模块103包括第二晶体管m2，第二晶体管m2的第一端作为电源引入子模块103的第一端，第二晶体管m2的第二端作为电源引入子模块103的第二端，第二晶体管m2的控制端作为电源引入子模块103的控制端；第一调节子模块105包括第三晶体管m3，第三晶体管m3的第一端作为第一调节子模块105的第一端，第三晶体管m3的第二端作为第一调节子模块105的第二端，第三晶体管m3的控制端作为第一调节子模块105的控制端；上拉子模块1011包括第四晶体管m4，第四晶体管m4的第一端作为上拉子模块1011的第一端，第四晶体管m4的第二端作为上拉子模块1011的第二端，第四晶体管m4的控制端作为上拉子模块1011的控制端；下拉子模块1012包括第五晶体管m5，第五晶体管m5的第一端作为下拉子模块1012的第一端，第五晶体管m5的第二端作为下拉子模块1012的第二端，第五晶体管m5的控制端作为下拉子模块1012的控制端；第二耦合子模块1013包括第一电容c1，第一电容c1的第一端作为第二耦合子模块1013的第一端，第一电容c1的第二端作为第二耦合子模块1013的第二端；第三耦合子模块1014包括第二电容c2，第二电容c2的第一端作为第三耦合子模块1014的第一端，第二电容c2的第二端作为第三耦合子模块1014的第二端；第一耦合子模块104包括第三电容c3，第三电容c3的第一端作为第一耦合子模块104的第一端，第三电容c3的第二端作为第一耦合子模块104的第二端。第一反馈调节子模块106包括第六晶体管m6和第七晶体管m7，第六晶体管m6的第一端接入第一电源信号vgh，第六晶体管m6的控制端与第一节点n1电连接，第六晶体管m6的第二端与第七晶体管m7的第一端电连接，第七晶体管m7的控制端接入第三时钟信号eck3，第七晶体管m7的第二端与第一节点n2电连接，在其它一些实施方式中，也可以将第六晶体管m6的控制端接入第三时钟信号eck3，而将第七晶体管m7的控制端与第一节点n1
电连接。第二反馈调节子模块107包括第八晶体管，第八晶体管m8的第一端作为第二反馈调节子模块107的第一端，第八晶体管m8的第二端作为第二反馈调节子模块107的第二端，第八晶体管m8的控制端作为第二反馈调节子模块107的控制端。移位寄存器还可包括第九晶体管m9，第九晶体管m9连接于第二节点n2与第一晶体管m1的第二端之间，第九晶体管m9的控制端接入第二电源信号vgl，第二电源信号vgl与第一电源信号vgh高低电平不同，如第二电源信号vgl为低电平，使得第九晶体管m9为常开状态，第九晶体管m9能够降低第二节点n2上的漏电流，从而维持第二节点n2上电位的稳定性。
70.在本实施例中，各个晶体管均可采用n型晶体管或p型晶体管，优选为p型晶体管，例如可以是p型的低温多晶硅晶体管，p型晶体管在显示面板中的制作工艺较为成熟，且稳定性较高，有利于降低移位寄存器的制作成本，从而降低显示面板的整体成本。
71.本发明实施例还提供了一种显示驱动器，如图7所示，图7为本发明实施例提供的一种显示驱动器的电路结构示意图，显示驱动器包括本发明任意实施例提供的移位寄存器10，其中，第n级移位寄存器10的触发信号emb由第n-1级移位寄存器的输出端提供；n大于等于2；显示驱动器还包括第一时钟线ck1、第二时钟线ck2、第三时钟线ck3和第四时钟线ck4；奇数级的移位寄存器10的第一时钟信号eck1由第一时钟线ck1提供，偶数级的移位寄存器10的第一时钟信号eck1由第二时钟线ck2提供，奇数级的移位寄存器10的第二时钟信号eck2由第三时钟线ck3提供，偶数级的移位寄存器10的第二时钟信号eck2由第四时钟线ck4提供。
72.优选地，移位寄存器还包括第一反馈调节子模块，第一反馈调节子模块用于在第一节点及第三时钟信号的控制下将第一电源信号写入第二节点；第三时钟信号与第二时钟信号的脉冲相互错开；奇数级的移位寄存器10的第三时钟信号eck3由第四时钟线ck4提供，偶数级的移位寄存器10的第三时钟信号eck3由第三时钟线ck3提供。
73.具体地，第一时钟线ck1、第二时钟线ck2、第三时钟线ck3和第四时钟线ck4均可与驱动芯片连接，由驱动芯片提供各自的时钟信号；且还可包括触发信号线einbk，触发信号线einbk用于提供第一级移位寄存器的触发信号；显示驱动器10能够应用于显示面板中，为显示面板中像素电路提供扫描信号，因其包括本发明任意实施例提供的移位寄存器，因而也具有相同的有益效果，在此不再赘述。显示驱动器10可设置于显示面板的边框位置，优选地，显示面板可设置两个显示驱动器10，分别位于显示面板的两侧，从而降低显示面板显示区中数据线上的压降，提高显示均一性。
74.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。