1.本发明实施例涉及移位寄存技术，尤其涉及一种移位寄存器。


背景技术：

2.移位寄存器能够将触发信号进行一定的移位后输出，在显示面板领域具有重要的作用，能够为显示面板中的像素电路提供所需要的扫描信号。
3.然而，现有的适用于低刷新频率、残影问题较弱的像素电路通常需要一个脉冲持续时间较长的扫描信号，现有的移位寄存器无法输出持续时间较长的扫描信号。


技术实现要素：

4.本发明提供一种移位寄存器，以使得移位寄存器能够输出一个持续时间较长的输出信号。
5.本发明实施例提供了一种移位寄存器，所述移位寄存器包括：
6.输出调节模块，用于根据第一节点的电位将第一电源信号由所述移位寄存器的输出端输出，以及根据第二节点的电位将第二电源信号由所述移位寄存器的输出端输出；
7.第一耦合模块，用于将所述移位寄存器的输出端的信号耦合至所述第二节点；
8.节点调节模块，用于调节所述第一节点的电位，其中，所述节点调节模块包括电源引入子模块、调节子模块和第二耦合模块，所述电源引入子模块用于根据触发信号将所述第一电源信号写入所述调节子模块的控制端，所述调节子模块用于根据其控制端的电位将时钟信号写入所述第一节点，所述第二耦合模块用于将所述时钟信号耦合至所调节子模块的控制端；
9.触发写入模块，用于根据所述时钟信号将所述触发信号写入所述第二节点。
10.可选地，所述触发信号配置为：所述触发信号的脉冲时长大于或等于所述时钟信号的周期的二倍。
11.可选地，所述电源引入子模块的第一端接入所述第一电源信号，所述电源引入子模块的第二端与所述调节子模块的控制端电连接，所述电源引入子模块的控制端接入所述触发信号；
12.所述第二耦合模块的第一端接入所述时钟信号，所述第二耦合模块的第二端与所述调节子模块的控制端电连接；
13.所述触发写入模块的第一端接入所述触发信号，所述触发写入模块第二端与所述第二节点电连接，所述触发写入模块的控制端接入所述时钟信号；
14.所述第一耦合模块的第一端与所述移位寄存器的输出端电连接，所述第一耦合模块的第二端与所述第二节点电连接。
15.可选地，所述触发写入模块包括第一晶体管，所述第一晶体管的第一端作为所述触发写入模块的第一端，所述第一晶体管的第二端作为所述触发写入模块的第二端，所述第一晶体管的控制端作为所述触发写入模块的控制端；
16.所述电源引入子模块包括第二晶体管，所述第二晶体管的第一端作为所述电源引入子模块的第一端，所述第二晶体管的第二端作为所述电源引入子模块的第二端，所述第二晶体管的控制端作为所述电源引入子模块的控制端；
17.所述调节子模块包括第三晶体管，所述第三晶体管的第一端作为所述调节子模块的第一端，所述第三晶体管的第二端作为所述调节子模块的第二端，所述第三晶体管的控制端作为所述调节子模块的控制端；
18.所述第一耦合模块包括第一电容，所述第一电容的第一端作为所述第一耦合模块的第一端，所述第一电容的第二端作为所述第一耦合模块的第二端；
19.所述第二耦合模块包括第二电容，所述第二电容的第一端作为所述第二耦合模块的第一端，所述第二电容的第二端作为所述第二耦合模块的第二端。
20.可选地，所述移位寄存器还包括反馈模块，所述反馈模块的第一端接入所述第一电源信号，所述反馈模块的第二端与所述第一节点电连接，所述反馈模块的控制端与所述第二节点电连接，所述反馈模块用于根据所述第二节点的电位将第一电源信号写入所述第一节点。
21.可选地，所述反馈模块包括第四晶体管，所述第四晶体管的第一端作为所述反馈模块的第一端，所述第四晶体管的第二端作为所述反馈模块的第二端，所述第四晶体管的控制端作为所述反馈模块的控制端。
22.可选地，所述移位寄存器还包括常开模块，所述触发写入模块的第二端通过所述常开模块与所述第二节点电连接，其中，所述触发写入模块的第二端与所述常开模块的第一端电连接，所述常开模块的第二端与所述第二节点电连接，所述常开模块的控制端接入所述第二电源信号。
23.可选地，所述常开模块包括第五晶体管，所述第五晶体管的第一端作为所述常开模块的第一端，所述第五晶体管的第二端作为所述常开模块的第二端，所述第五晶体管的控制端作为所述常开模块的控制端。
24.可选地，所述输出调节模块包括：上拉子模块、下拉子模块和维持子模块；
25.所述上拉子模块的第一端接入所述第一电源信号，所述上拉子模块的第二端与所述移位寄存器的输出端电连接，所述上拉子模块的控制端与所述第一节点电连接；
26.所述下拉子模块的第一端接入所述第二电源信号，所述下拉子模块的第二端与所述移位寄存器的输出端电连接，所述下拉子模块的控制端与所述第二节点电连接；
27.所述维持子模块的第一端接入所述第一电源信号，所述维持子模块的第二端与所述上拉子模块的控制端电连接。
28.可选地，所述上拉子模块包括第六晶体管，所述第六晶体管的第一端作为所述上拉子模块的第一端，所述第六晶体管的第二端作为所述上拉子模块的第二端，所述第六晶体管的控制端作为所述上拉子模块的控制端；
29.所述下拉子模块包括第七晶体管，所述第七晶体管的第一端作为所述下拉子模块的第一端，所述第七晶体管的第二端作为所述下拉子模块的第二端，所述第七晶体管的控制端作为所述下拉子模块的控制端；
30.所述维持子模块包括第三电容，所述第三电容的第一端作为所述维持子模块的第一端，所述第三电容的第二端作为所述维持子模块的第二端。
31.本发明实施例的技术方案，采用的移位寄存器包括输出调节模块，用于根据第一节点的电位将第一电源信号由移位寄存器的输出端输出，以及根据第二节点的电位将第二电源信号由移位寄存器的输出端输出；第一耦合模块，用于将移位寄存器的输出端的信号耦合至第二节点；节点调节模块，用于调节第一节点的电位，其中，节点调节模块包括电源引入子模块、调节子模块和第二耦合模块，电源引入子模块用于根据触发信号将第一电源信号写入调节子模块的控制端，调节子模块用于根据其控制端的电位将时钟信号写入第一节点，第二耦合模块用于将时钟信号耦合至所调节子模块的控制端；触发写入模块，用于根据时钟信号将触发信号写入第二节点。移位寄存器能够对脉冲持续时间较长的触发信号进行移位后输出，从而生成脉冲持续时间较长的输出信号，且通过第一耦合模块的耦合作用，使得输出信号的拖尾现象较弱。
附图说明
32.图1为本发明实施例提供的一种移位寄存器的电路结构示意图；
33.图2为本发明实施例提供的又一种移位寄存器的电路结构示意图；
34.图3为本发明实施例提供的又一种移位寄存器的电路结构示意图；
35.图4为本发明实施例提供的又一种移位寄存器的电路结构示意图；
36.图5为本发明实施例提供的又一种移位寄存器的电路结构示意图；
37.图6为本发明实施例提供的又一种移位寄存器的电路结构示意图；
38.图7为本发明实施例提供的又一种移位寄存器的电路结构示意图；
39.图8为本发明实施例提供的又一种移位寄存器的电路结构示意图；
40.图9为本发明实施例提供的一种移位寄存器的时序图；
41.图10为本发明实施例提供的一种显示驱动器的电路结构示意图；
42.图11为本发明实施例提供的显示驱动器的时序图。
具体实施方式
43.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
44.图1为本发明实施例提供的一种移位寄存器的电路结构示意图，参考图1，移位寄存器包括：输出调节模块101，输出调节模块101用于根据第一节点n1的电位将第一电源信号vgh由移位寄存器的输出端emb输出，以及根据第二节点n2的电位将第二电源信号vgl由移位寄存器的输出端emb输出；第一耦合模块102，第一耦合模块102用于将移位寄存器的输出端emb的信号耦合至第二节点n2；节点调节模块，节点调节模块用于调节第一节点n1的电位，其中，节点调节模块包括电源引入子模块103、调节子模块104和第二耦合模块105，电源引入子模块103用于根据触发信号einb将第一电源信号vgh写入调节子模块104的控制端，调节子模块104用于根据其控制端的电位将时钟信号eck写入第一节点n1；第二耦合模块105用于将时钟信号eck耦合至调节子模块104的控制端；触发写入模块106，用于根据时钟信号eck将触发信号einb写入第二节点n2。
45.具体地，移位寄存器能够将触发信号einb移位一定的时间后由移位寄存器的输出
端emb输出，从而为显示面板一行像素提供扫描信号，通过级联多级移位寄存器，可以为多行像素电路提供扫描信号，使得显示面板实现行扫描的扫描方式。输出调节模块101能够调节移位寄存器的输出，例如可以输出第一电源信号vgh或者第二电源信号vgl，第一电源信号vgh和第二电源信号vgl的高低电平不同，典型的可设置第一电源信号vgh为高电平，第二电源信号vgl为低电平，此时对应各个模块为低电平时导通，且触发信号einb的脉冲为低电平；当第一节点n1上的信号为有效信号时，输出调节模块101能够控制移位寄存器的输出端emb输出第一电源信号vgh，当第二节点n2上的信号为有效信号时，输出调节模块101能够控制移位寄存器的输出端emb输出第二电源信号vgl，通过对第一节点n1和第二节点n2的控制，使得触发信号einb移位后输出。时钟信号eck例如可以由显示面板中的驱动芯片产生，时钟信号eck中低电平的占空比可以是50％，也可以小于50％。当触发信号einb的脉冲(低电平)未到来时，电源引入子模块103关闭，第一节点n1的电位未被改写，同样虽然触发写入模块106会周期性导通，但是由于触发信号einb是高电平，因此第二节点n2的电位也会持续为低电平，因此此时移位寄存器的输出端emb会保持上一时刻的电位(高电平)；随后触发信号einb的低电平到来，电源引入子模块103导通，第一电源信号vgh控制调节子模块104关断，第一节点n1的电位仍不会变化，当时钟信号eck为高电平时，第二节点n2的电位仍为高电平，移位寄存器的输出端持续输出高电平，当时钟信号eck的低电平到来时，第二节点n2的电位被拉低，从而使得输出调节模块101输出第二电源信号vgl，也即此时移位寄存器输出端emb输出信号的下降沿到来，且由于第一耦合模块102的耦合作用，将低电平的输出信号耦合至第二节点n2，使得第二节点n2的电位被进一步拉低，进而使得输出调节模块101更快的将移位寄存器输出端emb的信号拉低到一个较低的水平，也即能够极大地改善下降沿的拖尾现象；随后在触发信号einb持续为低电平的过程中，无论时钟信号eck是高电平还是低电平，调节子模块104始终为关断状态，触发写入模块106周期性导通，使得第二节点n2能够维持低电平，进而使得移位寄存器输出端emb始终输出低电平，也即本实施例通过设置触发信号einb的脉冲持续时间较长，也可以使得移位寄存器的输出信号的脉冲持续时间较长；当触发信号einb变为高电平时，此时时钟信号eck还未变为低电平，电源引入子模块103关闭，调节子模块104的控制端仍然为高电平，调节子模块104仍关闭，且此时触发写入模块106也关闭，第一节点n1和第二节点n2的电位均不变，此时移位寄存器的输出端仍输出低电平；当时钟信号eck的低电平到来后，通过第二耦合模块105的耦合作用，调节子模块104的控制端耦合为低电平，调节子模块104导通，从而使得第一节点n1为低电平，输出调节模块101控制移位寄存器输出高电平，且此时由于时钟信号eck为低电平，触发写入模块106导通，高电平的触发信号einb写入第二节点n2，输出调节模块无法控制移位寄存器的输出端输出低电平。综上可以得出，移位寄存器能够对脉冲持续时间较长的触发信号移位后输出，从而生成脉冲持续时间较长的输出信号，且输出信号的拖尾现象较弱。
46.本实施例的技术方案，采用的移位寄存器包括输出调节模块，用于根据第一节点的电位将第一电源信号由移位寄存器的输出端输出，以及根据第二节点的电位将第二电源信号由移位寄存器的输出端输出；第一耦合模块，用于将移位寄存器的输出端的信号耦合至第二节点；节点调节模块，用于调节第一节点的电位，其中，节点调节模块包括电源引入子模块、调节子模块和第二耦合模块，电源引入子模块用于根据触发信号将第一电源信号写入调节子模块的控制端，调节子模块用于根据其控制端的电位将时钟信号写入第一节
点，第二耦合模块用于将时钟信号耦合至所调节子模块的控制端；触发写入模块，用于根据时钟信号将触发信号写入第二节点。移位寄存器能够对脉冲持续时间较长的触发信号进行移位后输出，从而生成脉冲持续时间较长的输出信号，且通过第一耦合模块的耦合作用，使得输出信号的拖尾现象较弱。
47.示例性地，本实施例可设置触发信号einb的脉冲时长大于或等于时钟信号eck的周期的二倍。这样设置，可以使得移位寄存器的输出端也输出一个脉冲时间大于或等于时钟信号eck的周期的二倍的信号，从而能够应用在需要持续时间较长的扫描信号的像素电路上。当然，可以通过调节触发信号einb的脉冲时长来控制移位寄存器的输出信号的脉冲时长。
48.可选地，继续参考图1，电源引入子模块103的第一端接入第一电源信号vgh，电源引入子模块103的第二端与调节子模块104的控制端电连接，电源引入子模块103的控制端接入触发信号einb；第二耦合模块105的第一端接入时钟信号eck，第二耦合模块105的第二端与调节子模块104的控制端电连接；触发写入模块106的第一端接入触发信号einb，触发写入模块106的第二端与第二节点n2电连接，触发写入模块106的控制端接入时钟信号eck；第一耦合模块102的第一端与移位寄存器的输出端emb电连接，第一耦合模块102的第二端与第二节点n2电连接。
49.本实施例中，通过电源引入子模块103、触发写入模块106、第二耦合模块105、调节子模块104、输出调节模块101以及第一耦合模块102即可实现移位寄存器的全部功能，电路结构简单，有利于降低电路的成本。
50.示例性地，图2为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图2，触发写入模块106包括第一晶体管t1，第一晶体管t1的第一端作为触发写入模块106的第一端，第一晶体管t1的第二端作为触发写入模块106的第二端，第一晶体管t1的控制端作为触发写入模块106的控制端；电源引入子模块103包括第二晶体管t2，第二晶体管t2的第一端作为电源引入子模块103的第一端，第二晶体管t2的第二端作为电源引入子模块103的第二端，第二晶体管t2的控制端作为电源引入子模块103的控制端；调节子模块104包括第三晶体管t3，第三晶体管t3的第一端作为调节子模块104的第一端，第三晶体管t3的第二端作为调节子模块104的第二端，第三晶体管t3的控制端作为调节子模块104的控制端；第一耦合模块102包括第一电容c1，第一电容c1的第一端作为第一耦合模块102的第一端，第一电容c1的第二端作为第一耦合模块102的第二端；第二耦合模块105包括第二电容c2，第二电容c2的第一端作为第二耦合模块105的第一端，第二电容c2的第二端作为第二耦合模块105的第二端。
51.具体地，第一晶体管t1、第二晶体管t2和第三晶体管t3可以是p型晶体管，也可以是n型晶体管，因为在显示面板中p型晶体管的制作工艺较为成熟，制作成本也较低，且稳定性较好，因此可优选为p型晶体管；本实施例中通过晶体管和电容即可实现各个模块的功能，所采用的元器件也较少，电路结构简单，更有利于显示面板的窄边框的实现。
52.可选地，图3为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图3，移位寄存器还包括反馈模块107，反馈模块107的第一端接入第一电源信号vgh，反馈模块107的第二端与第一节点n1电连接，反馈模块107的控制端与第二节点n2电连接，反馈模块107用于根据第二节点n2的电位将第一电源信号vgh写入第一节点n1。
53.具体地，当第二节点n2为有效信号(低电平)时，此时反馈模块107导通，使得第一电源信号vgh写入第一节点n1，进而使得输出调节模块101只能控制移位寄存器的输出端输出第二电源信号vgl，防止移位寄存器的输出端同时输出第一电源信号vgh和第二电源信号vgl而导致的输出错误现象。
54.示例性地，图4为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图4，反馈模块107包括第四晶体管t4，第四晶体管t4的第一端作为反馈模块107的第一端，第四晶体管t4的第二端作为反馈模块107的第二端，第四晶体管t4的控制端作为反馈模块107的控制端。
55.具体地，第四晶体管t4例如可以是p型晶体管，利用一个第四晶体管t4即可实现反馈模块107的反馈功能，电路结构简单，有利于在保证移位寄存器工作稳定性的同时，进一步降低移位寄存器的成本。
56.可选地，图5为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图5，移位寄存器还包括常开模块108，触发写入模块106的第二端通过常开模块108与第二节点n2电连接，其中，触发写入模块106的第二端与常开模块108的第一端电连接，常开模块108的第二端与第二节点n2电连接，常开模块108的控制端接入第二电源信号vgl。
57.具体地，通过设置常开模块108，可以降低第二节点n2的漏电流，避免第二节点n2电位损失过大而造成的移位寄存器的输出错误，也即通过设置常开模块108可以进一步提高移位寄存器输出的稳定性。
58.示例性地，图6为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图6，常开模块108包括第五晶体管t5，第五晶体管t5的第一端作为常开模块108的第一端，第五晶体管t5的第二端作为常开模块108的第二端，第五晶体管t5的控制端作为常开模块108的控制端。
59.具体地，第五晶体管t5例如可以是p型晶体管，第五晶体管t5的控制端接入第二电源信号vgl，也即始终接入低电平，使得第五晶体管t5始终处于导通状态，既不会影响第一节点n1电位的写入，又能够降低漏电流，同时利用一个第五晶体管t5即可实现常开模块108的功能，电路结构简单，有利于进一步降低移位寄存器的成本。
60.可选地，图7为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图7，输出调节模块101包括：上拉子模块1011、下拉子模块1012和维持子模块1013；上拉子模块1011的第一端接入第一电源信号vgh，上拉子模块1011的第二端与移位寄存器的输出端emb电连接，上拉子模块1011的控制端与第一节点n1电连接；下拉子模块1012的第一端接入第二电源信号vgl，下拉子模块1012的第二端与移位寄存器的输出端emb电连接，下拉子模块1012的控制端与第二节点n2电连接；维持子模块1013的第一端接入第一电源信号vgh，维持子模块1012的第二端与上拉子模块1011的控制端电连接。
61.具体地，上拉子模块1011能够在其控制端为低电平时将其第一端和第二端导通，从而使得移位寄存器的输出端emb输出高电平，维持子模块1013能够维持上拉子模块1011控制端的电位；下拉子模块1012能够在其控制端为低电平时将其第一端和第二端导通，从而使得移位寄存器的输出端emb输出低电平；本实施例中利用上拉子模块1011、下拉子模块1012和维持子模块1013即可实现输出调节模块101的相关功能，电路结构简单，有利于进一步降低移位寄存器的成本。
62.示例性地，图8为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图8，上拉子模块1011包括第六晶体管t6，第六晶体管t6的第一端作为上拉子模块1011的第一端，第六晶体管t6的第二端作为上拉子模块1011的第二端，第六晶体管t6的控制端作为上拉子模块1011的控制端；下拉子模块1012包括第七晶体管t7，第七晶体管t7的第一端作为下拉子模块1012的第一端，第七晶体管t7的第二端作为下拉子模块1012的第二端，第七晶体管t7的控制端作为下拉子模块1012的控制端；维持子模块1013包括第三电容c3，第三电容c3的第一端作为维持子模块1013的第一端，第三电容c3的第二端作为维持子模块1013的第二端。
63.具体地，第六晶体管t6和第七晶体管t7可以是p型晶体管，本实施例利用晶体管和电容即可实现输出调节模块101中各个子模块的相关功能，所使用的元器件较少，电路结构简单，移位寄存器的成本较低。
64.示例性地，图9为本发明实施例提供的一种移位寄存器的时序图，图9可与图8相对应，结合图9和图8对本发明进行详细说明(为便于说明，设第一晶体管t2的第二端为第三节点n3，第二晶体管t2的第二端为第四节点n4)：
65.在t0阶段，此阶段触发信号einb先是高电平，此时第二晶体管t2关断，第四节点n4被第二电容c2耦合而跟随时钟信号eck变化，使得第一节点n1保持低电平，并且由于触发信号einb为高电平，进而使得第三节点n3和第二节点n2始终为高电平，移位寄存器的输出端emb输出高电平，当触发信号einb的低电平到来时，由于此时时钟信号eck还没有置低，因此第一节点n1和第二节点n2的电位不变，输出仍是高电平；
66.在t1阶段，时钟信号eck下跳，但由于第四节点n4仍为高电平，使得第三晶体管t3关闭，此时第一晶体管t1打开，使得第三节点n3被拉低，第四晶体管t4开启，因此此时第一节点n1被拉高并被第三电容c3保存，第六晶体管t6关闭；由于第二节点n2倍拉低，使得第五晶体管t5处于临界关闭状态，第七晶体管t7开启，输出信号下跳，同时由于第一电容c1的耦合作用，将第二节点n2耦合到极低电平，输出信号迅速下跳到第二电源信号vgl的电平才停止；
67.在t2阶段，虽然时钟信号eck有跳变，但由于触发信号einb没有变化，因此输出信号仍维持低电平；
68.在t3阶段，触发信号einb跳高，使得第二晶体管t2关闭，第四节点n4变为高电平；但由于此时时钟信号eck为高电平，第二节点n2和第三节点n3电位不变，输出信号仍为低电平；
69.在t4阶段，时钟信号eck下跳，高电平写入第二节点n2和第三节点n3，第四晶体管t4和第七晶体管t7关闭，第四节点n4倍耦合到低电平，第三晶体管t3打开，低电平传输到第一节点n1，使得第六晶体管t6开启，输出信号上跳到高电平；
70.在t5阶段，第二节点n2维持不变，第四节点n4随着时钟信号eck下跳而打开，周期性地传输低电平给第一节点n1，使得第六晶体管t6保持开启，输出信号emb维持高电平输出。
71.由此可见，本实施例通过七个晶体管和三个电容即可实现对脉冲持续时间较长的触发信号的移位，且输出信号的下降沿没有拖尾现象。
72.本发明实施例还提供了一种显示驱动器，如图10所示，图10为本发明实施例提供
的一种显示驱动器的电路结构示意图，显示驱动器包括多个级联的如本发明任意实施例提供的移位寄存器10，其中，第m级移位寄存器的输出端emb提供第m+1级移位寄存器的触发信号einb，显示驱动器还包括第一时钟线ck1、第二时钟线ck2和触发信号线ein，图11为本发明实施例提供的显示驱动器的时序图，结合图10和图11，第一时钟线ck1提供奇数级移位寄存器的时钟信号，第二时钟线ck2提供偶数级移位寄存器的时钟信号，触发信号线ein提供第一级移位寄存器的触发信号einb，从图11可以看出，本实施例的显示驱动器能够输出多级互为移位关系的扫描信号(einb1、einb2
……
)
73.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。