1.本发明涉及显示技术领域，尤其是涉及一种发光控制信号生成电路、发光二极管驱动模块及显示面板。
背景技术：
2.在现有的发光二极管驱动电路中，驱动时序信号的产生电路的具体结构比较复杂，元器件数量较多，占用面积较大，这不利于显示面板的窄边框设计；或者，采用外部电路芯片提供驱动时序信号，外部电路芯片的加入同样不利于显示面板的窄边框设计，且增加了显示面板的生产制造成本。此外，现有的驱动时序信号产生电路的控制信号较多，且输出信号不够稳定。
3.因此，如何设计一种结构简单且输出信号稳定的驱动时序信号产生电路是目前亟需解决的技术问题。
技术实现要素：
4.鉴于上述现有技术的不足，本发明的目的在于提供一种发光控制信号生成技术方案，旨在解决现有发光控制信号生成技术方案中电路结构复杂、输出信号稳定性差的技术问题。
5.为实现上述目的及其它相关目的，本发明提供的技术方案如下。
6.一种发光控制信号生成电路，包括：
7.输入信号采集单元，采集输入信号；
8.第一电平采集单元，采集第一时钟信号的高电平；
9.第二电平采集单元，采集所述第一时钟信号；
10.第三电平采集单元，采集负电压信号；
11.第四电平采集单元，采集第二时钟信号的低电平；
12.驱动存储单元，其一端分别与所述第一电平采集单元、所述第二电平采集单元、所述第三电平采集单元及所述第四电平采集单元连接，其另一端接所述负电压信号；
13.下拉存储单元，分别与所述输入信号采集单元及所述第一电平采集单元连接，还接所述负电压信号与所述第二时钟信号，将输出信号下拉到低电平；
14.上拉存储单元，分别与所述第四电平采集单元及所述下拉存储单元连接，还接正电压信号与所述第二时钟信号，将所述输出信号上拉到高电平；
15.其中，当所述下拉存储单元将所述输出信号下拉到低电平后，所述第二时钟信号变为低电平，以维持所述下拉存储单元中输出管栅极的电位稳定，通过所述正电压信号维持所述上拉存储单元中输出管栅极的电位稳定；当所述上拉存储单元将所述输出信号上拉到高电平后，所述第二时钟信号变为低电平，以维持所述上拉存储单元中输出管栅极的电位稳定，通过所述第一电平采集单元采集到的第一时钟信号的高电平维持所述下拉存储单元中输出管栅极的电位稳定。
16.在上述发光控制信号生成电路中，基于输入信号采集单元、第一电平采集单元、第二电平采集单元、第三电平采集单元、第四电平采集单元、驱动存储单元、下拉存储单元及上拉存储单元的详细结构设计，整个发光控制信号生成电路的结构简单清晰，元器件数量较少，占用面积较小，有利于后续显示面板的窄边框设计；此外，当下拉存储单元将输出信号下拉到低电平后，第二时钟信号变为低电平，以维持下拉存储单元中输出管栅极的电位稳定，通过正电压信号维持上拉存储单元中输出管栅极的电位稳定，当上拉存储单元将输出信号上拉到高电平后，第二时钟信号变为低电平，以维持上拉存储单元中输出管栅极的电位稳定，通过第一电平采集单元采集到的第一时钟信号的高电平维持下拉存储单元中输出管栅极的电位稳定，可见，在输出信号输出高低电平的同时，通过外接电压信号对输出管的栅极电位进行维持，有效保证了输出信号的稳定性，提高了后续显示面板的发光驱动稳定性。
17.可选地，所述输入信号采集单元包括第一p型薄膜晶体管，所述第一p型薄膜晶体管的源极接所述输入信号，所述第一p型薄膜晶体管的栅极接所述第一时钟信号。
18.可选地，所述第一电平采集单元包括第二p型薄膜晶体管及第三p型薄膜晶体管，所述第二p型薄膜晶体管的源极接所述第一时钟信号，所述第二p型薄膜晶体管的栅极接所述第二时钟信号，所述第三p型薄膜晶体管的源极接所述第二p型薄膜晶体管的漏极，所述第三p型薄膜晶体管的漏极接所述第一p型薄膜晶体管的漏极。
19.可选地，所述第二电平采集单元包括第四p型薄膜晶体管，所述第四p型薄膜晶体管的源极接所述第一时钟信号，所述第四p型薄膜晶体管的栅极接所述第一p型薄膜晶体管的漏极，所述第四p型薄膜晶体管的漏极接所述第三p型薄膜晶体管的栅极。
20.可选地，所述第三电平采集单元包括第五p型薄膜晶体管，所述第五p型薄膜晶体管的源极接所述负电压信号，所述第五p型薄膜晶体管的栅极接所述第一时钟信号，所述第五p型薄膜晶体管的漏极接所述第四p型薄膜晶体管的漏极。
21.可选地，所述第四电平采集单元包括第六p型薄膜晶体管及第七p型薄膜晶体管，所述第六p型薄膜晶体管的源极接所述第二时钟信号，所述第六p型薄膜晶体管的栅极接所述第五p型薄膜晶体管的漏极，所述第六p型薄膜晶体管的漏极接所述第七p型薄膜晶体管的源极，所述第七p型薄膜晶体管的栅极接所述第二时钟信号。
22.可选地，所述驱动存储单元包括第一电容，所述第一电容的一端接所述第五p型薄膜晶体管的漏极，所述第一电容的另一端接所述负电压信号。
23.可选地，所述下拉存储单元包括第八p型薄膜晶体管、第九p型薄膜晶体管及第二电容，所述第八p型薄膜晶体管的源极接所述第一p型薄膜晶体管的漏极，所述第八p型薄膜晶体管的栅极接所述负电压信号，所述第八p型薄膜晶体管的漏极接所述第九p型薄膜晶体管的栅极，所述第九p型薄膜晶体管的源极接所述负电压信号，所述第二电容的一端接所述第八p型薄膜晶体管的漏极，所述第二电容的另一端接所述第二时钟信号，其中，所述第九p型薄膜晶体管为所述下拉存储单元的输出管。
24.可选地，所述上拉存储单元包括第十p型薄膜晶体管、第十一p型薄膜晶体管及第三电容，所述第十p型薄膜晶体管的源极接所述第七p型薄膜晶体管的漏极，所述第十p型薄膜晶体管的栅极接所述第八p型薄膜晶体管的漏极，所述第十p型薄膜晶体管的漏极接所述第十一p型薄膜晶体管的源极，所述第十一p型薄膜晶体管的栅极接所述第七p型薄膜晶体
管的漏极，所述第十一p型薄膜晶体管的漏极接所述第九p型薄膜晶体管的漏极，所述第十一p型薄膜晶体管的漏极输出所述输出信号，所述第三电容的一端接所述第七p型薄膜晶体管的漏极，所述第三电容的另一端接所述第二时钟信号，其中，所述第十一p型薄膜晶体管为所述上拉存储单元的输出管。
25.基于同样的发明构思，本发明还提供一种发光二极管驱动模块，包括上述任一项所述的发光控制信号生成电路，所述发光控制信号生成电路为所述发光二极管驱动电路提供驱动时序信号。
26.在上述发光二极管驱动模块中，基于所述发光控制信号生成电路的简单结构设计，使用的元器件数量较少，占用面积小，有利于后续显示面板的窄边框设计；同时，在输出信号输出高低电平的同时，通过外接电压信号对输出管的栅极电位进行维持，有效保证了输出信号的稳定性，提高了后续显示面板的发光驱动稳定性。
27.基于同样的发明构思，本发明还提供一种显示面板，包括n个发光二极管及n个上述发光二极管驱动模块，n个所述发光二极管呈阵列设置，且n个所述发光二极管与n个所述发光二极管驱动模块一一对应连接设置，其中，n为大于等于2的整数。
28.在上述显示面板中，基于所述发光控制信号生成电路的简单结构设计，使用的元器件数量较少，占用面积小，有利于显示面板的窄边框设计；同时，在输出信号输出高低电平的同时，通过外接电压信号对输出管的栅极电位进行维持，保证了输出信号的稳定性，提高了显示面板的发光驱动稳定性。
附图说明
29.图1为现有技术中发光控制信号生成电路的电路图；
30.图2为本发明一实施例中发光控制信号生成电路的电路图；
31.图3为图2中发光控制信号生成电路的驱动时序图；
32.图4-图10为图2中发光控制信号生成电路在图3的驱动时序下的不同工作状态图。
33.附图标记说明：
34.1-输入信号采集单元；2-第一电平采集单元；3-第二电平采集单元；4-第三电平采集单元；5-第四电平采集单元；6-驱动存储单元；7-下拉存储单元；8-上拉存储单元；t1-第一p型薄膜晶体管；t2-第二p型薄膜晶体管；t3-第三p型薄膜晶体管；t4-第四p型薄膜晶体管；t5-第五p型薄膜晶体管；t6-第六p型薄膜晶体管；t7-第七p型薄膜晶体管；t8-第八p型薄膜晶体管；t9-第九p型薄膜晶体管；t10-第十p型薄膜晶体管；t11-第十一p型薄膜晶体管；c1-第一电容；c2-第二电容；c3-第三电容；in-输入信号；out-输出信号；ck1-第一时钟信号；ck2-第二时钟信号；vgl-负电压信号；vgh-正电压信号。
具体实施方式
35.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。
36.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的
技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
37.发明人研究发现：如图1所示的发光控制信号生成电路，其电路元器件数量较多(12t3c)，对于窄边框显示器制造来说比较不利；同时其在控制中逻辑风险比较大，如图1所示，当薄膜晶体管t5关闭时，薄膜晶体管t4的栅极电位属于悬空状态，无法有效保持，可靠性非常差，输出信号out不够稳定，如果改进它至少需要增加一个电容器件，进一步加大电路复杂性，不利于实现窄边框设计。
38.基于此，本发明希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
39.如图2所示，本发明提供一种发光控制信号生成电路，其包括：
40.输入信号采集单元1，采集输入信号in；
41.第一电平采集单元2，采集第一时钟信号ck1的高电平；
42.第二电平采集单元3，采集第一时钟信号ck1；
43.第三电平采集单元4，采集负电压信号vgl；
44.第四电平采集单元5，采集第二时钟信号ck2的低电平；
45.驱动存储单元6，其一端分别与第一电平采集单元2、第二电平采集单元3、第三电平采集单元4及第四电平采集单元5连接，其另一端接负电压信号vgl；
46.下拉存储单元7，分别与输入信号采集单元1及第一电平采集单元2连接，还接负电压信号vgl与第二时钟信号ck2，将输出信号out下拉到低电平；
47.上拉存储单元8，分别与第四电平采集单元5及下拉存储单元7连接，还接正电压信号vgh与第二时钟信号ck2，将输出信号out上拉到高电平；
48.其中，当下拉存储单元7将输出信号out下拉到低电平后，第二时钟信号ck2变为低电平，以维持下拉存储单元7中输出管栅极的电位稳定，通过正电压信号vgh维持上拉存储单元8中输出管栅极的电位稳定；当上拉存储单元8将输出信号out上拉到高电平后，第二时钟信号ck2变为低电平，以维持上拉存储单元8中输出管栅极的电位稳定，通过第一电平采集单元2采集到的第一时钟信号ck1的高电平维持下拉存储单元7中输出管栅极的电位稳定。
49.详细地，如图2所示，输入信号采集单元1包括第一p型薄膜晶体管t1，第一p型薄膜晶体管t1的源极接输入信号in，第一p型薄膜晶体管t1的栅极接第一时钟信号ck1。
50.详细地，如图2所示，第一电平采集单元2包括第二p型薄膜晶体管t2及第三p型薄膜晶体管t3，第二p型薄膜晶体管t3的源极接第一时钟信号ck1，第二p型薄膜晶体管t2的栅极接第二时钟信号ck2，第三p型薄膜晶体管t3的源极接第二p型薄膜晶体管t2的漏极，第三p型薄膜晶体管t3的漏极接第一p型薄膜晶体管t1的漏极。
51.详细地，如图2所示，第二电平采集单元3包括第四p型薄膜晶体管t4，第四p型薄膜晶体管t4的源极接第一时钟信号ck1，第四p型薄膜晶体管t4的栅极接第一p型薄膜晶体管t1的漏极，第四p型薄膜晶体管t4的漏极接第三p型薄膜晶体管t3的栅极。
52.详细地，如图2所示，第三电平采集单元4包括第五p型薄膜晶体管t5，第五p型薄膜晶体管t5的源极接负电压信号vgl，第五p型薄膜晶体管t5的栅极接第一时钟信号ck1，第五p型薄膜晶体管t5的漏极接第四p型薄膜晶体管t4的漏极。
53.详细地，如图2所示，第四电平采集单元5包括第六p型薄膜晶体管t6及第七p型薄膜晶体管t7，第六p型薄膜晶体管t6的源极接第二时钟信号ck2，第六p型薄膜晶体管t6的栅极接第五p型薄膜晶体管t5的漏极，第六p型薄膜晶体管t6的漏极接第七p型薄膜晶体管t7的源极，第七p型薄膜晶体管t7的栅极接第二时钟信号ck2。
54.详细地，如图2所示，驱动存储单元6包括第一电容c1，第一电容c1的一端接第五p型薄膜晶体管t5的漏极，第一电容c1的另一端接负电压信号vgl。
55.详细地，如图2所示，下拉存储单元7包括第八p型薄膜晶体管t8、第九p型薄膜晶体管t9及第二电容c2，第八p型薄膜晶体管t8的源极接第一p型薄膜晶体管t1的漏极，第八p型薄膜晶体管t8的栅极接负电压信号vgl，第八p型薄膜晶体管t8的漏极接第九p型薄膜晶体管t9的栅极，第九p型薄膜晶体管t9的源极接负电压信号vgl，第二电容c2的一端接第八p型薄膜晶体管t8的漏极，第二电容c2的另一端接第二时钟信号ck2，其中，第九p型薄膜晶体管t9为下拉存储单元7的输出管，第九p型薄膜晶体管t9的漏极处得到输出信号out。
56.详细地，如图2所示，上拉存储单元8包括第十p型薄膜晶体管t10、第十一p型薄膜晶体管t11及第三电容c3，第十p型薄膜晶体管t10的源极接第七p型薄膜晶体管t7的漏极，第十p型薄膜晶体管t10的栅极接第八p型薄膜晶体管t8的漏极，第十p型薄膜晶体管t10的漏极接第十一p型薄膜晶体管t11的源极，第十一p型薄膜晶体管t11的栅极接第七p型薄膜晶体管t7的漏极，第十一p型薄膜晶体管t11的漏极接第九p型薄膜晶体管t9的漏极，第十一p型薄膜晶体管t11的漏极处得到输出信号out，第三电容c3的一端接第七p型薄膜晶体管t7的漏极，第三电容c3的另一端接第二时钟信号ck2，其中，第十一p型薄膜晶体管t11为上拉存储单元8的输出管。
57.更详细地，参见图3-图10，如图2所示的发光控制信号生成电路的工作原理如下：
58.1)、如图4所示，在如图3所示的时序状态a下，输入信号in为高电平，第一时钟信号ck1为低电平，第二时钟信号ck2为高电平，第二p型薄膜晶体管t2、第四p型薄膜晶体管t4、第七p型薄膜晶体管t7、第九p型薄膜晶体管t9及第十p型薄膜晶体管t10关闭(图4中标识有
×
)，第十一p型薄膜晶体管t11的状态不定，其余薄膜晶体管打开(图4中标识有√)，输入信号in经输入信号采集单元1后传入下拉存储单元7，向节点n1处写入高电位，使得下拉存储单元7的输出管(即第九p型薄膜晶体管t9)关闭，第七p型薄膜晶体管t7及第十p型薄膜晶体管t10关闭，节点n2处的电位保持之前的电位不变，输出信号out的电位也相应地保持之前的电位不变(高电平或者低电平)，同时，负电压信号vgl经过第五p型薄膜晶体管t5后传入第一电容c1，第一电容c1上存储有低电平。
59.2)、如图5所示，在如图3所示的时序状态b下，输入信号in、第一时钟信号ck1及第二时钟信号ck2均为高电平，第一p型薄膜晶体管t1、第二p型薄膜晶体管t2、第四p型薄膜晶体管t4、第五p型薄膜晶体管t5、第七p型薄膜晶体管t7、第九p型薄膜晶体管t9及第十p型薄膜晶体管t10关闭(图5中标识有
×
)，第十一p型薄膜晶体管t11的状态不定，其余薄膜晶体管打开(图5中标识有√)，节点n1处与节点n2处的电位均保持之前的电位不变，输出信号out的电位也相应地保持之前的电位不变(高电平或者低电平)。
60.3)、如图6所示，在如图3所示的时序状态c下，输入信号in及第二时钟信号ck2均为低电平，第一时钟信号ck1为高电平，第一p型薄膜晶体管t1、第四p型薄膜晶体管t4、第五p型薄膜晶体管t5、第九p型薄膜晶体管t9及第十p型薄膜晶体管t10关闭(图6中标识有
×
)，
其余薄膜晶体管打开(图6中标识有√)，处于高电平的第一时钟信号ck1经第一电平采集单元2后传入下拉存储单元7，向节点n1处写入高电位，维持下拉存储单元7中输出管栅极的电位稳定，处于低电平的第二时钟信号ck2经第四电平采集单元5后传入上拉存储单元8，向节点n1处写入低电位，第十一p型薄膜晶体管t11打开，输出信号out被上拉到正电压信号vgh所在的高电平。
61.4)、如图7所示，在如图3所示的时序状态d下，第一时钟信号ck1及第二时钟信号ck2均为高电平，输入信号in为低电平，第一p型薄膜晶体管t1、第二p型薄膜晶体管t2、第四p型薄膜晶体管t4、第五p型薄膜晶体管t5、第七p型薄膜晶体管t7、第九p型薄膜晶体管t9及第十p型薄膜晶体管t10关闭(图7中标识有
×
)，其余薄膜晶体管打开(图7中标识有√)，节点n1处与节点n2处的电位均保持之前的电位不变，输出信号out的电位也相应地保持之前的电位不变，仍为高电平。
62.5)、如图8所示，在如图3所示的时序状态e下，输入信号in及第一时钟信号ck1均为低电平，第二时钟信号ck2为高电平，第二p型薄膜晶体管t2、第七p型薄膜晶体管t7及第十一p型薄膜晶体管t11关闭(图8中标识有
×
)，其余薄膜晶体管打开(图8中标识有√)，处于低电平的输入信号in经输入信号采集单元1后传入下拉存储单元7，向节点n1处写入低电位，第九p型薄膜晶体管t9打开，同时，第十p型薄膜晶体管t10打开，正电压信号vgh经第十p型薄膜晶体管t10后向节点n2处写入高电位，第十一p型薄膜晶体管t11关闭，输出信号out被下拉到负电压信号vgl所在的低电平，实现输出信号out由高到低的电位切换。
63.6)、如图9所示，在如图3所示的时序状态f下，第一时钟信号ck1及第二时钟信号ck2均为高电平，输入信号in为低电平，第一p型薄膜晶体管t1、第二p型薄膜晶体管t2、第三p型薄膜晶体管t3、第五p型薄膜晶体管t5、第六p型薄膜晶体管t6、第七p型薄膜晶体管t7及第十一p型薄膜晶体管t11关闭(图9中标识有
×
)，其余薄膜晶体管打开(图9中标识有√)，节点n1处的电位保持之前的电位不变，正电压信号vgh经第十p型薄膜晶体管t10后向节点n2处写入高电位，维持上拉存储单元8中输出管栅极的电位稳定，使得第十一p型薄膜晶体管t11稳定地关闭，输出信号out的电位也相应地保持之前的电位不变，仍为低电平。
64.7)、如图10所示，在如图3所示的时序状态g下，输入信号in及第二时钟信号ck2均为低电平，第一时钟信号ck1为高电平，第一p型薄膜晶体管t1、第三p型薄膜晶体管t3、第五p型薄膜晶体管t5、第六p型薄膜晶体管t6及第十一p型薄膜晶体管t11关闭(图10中标识有
×
)，其余薄膜晶体管打开(图10中标识有√)，节点n1处的电位不存在写入，但是，由于第二电容c2一端连接的第二时钟信号由高变低，则第二电容c2另一端的节点n1的电位相应地变低，节点n1的电位变得更低，第九p型薄膜晶体管t9打开地更为完整，同时，正电压信号vgh经第十p型薄膜晶体管t10后向节点n2处写入高电位，维持上拉存储单元8中输出管栅极的电位稳定，使得第十一p型薄膜晶体管t11稳定地关闭，输出信号out的电位也相应地保持之前的电位不变，仍为低电平。
65.因此，如图2所示的发光控制信号生成电路，经由图4-图10所示的七个工作状态，即可完成如图3所示的输出信号out相对于输入信号in的移位输出，完成移位驱动动作。
66.需要说明的是，在本发明中，输入信号in、输出信号out、第一时钟信号ck1及第二时钟信号ck2的高低电平一致。
67.基于同样的发明构思，本发明还提供一种发光二极管驱动模块，其包括上述发光
控制信号生成电路，所述发光控制信号生成电路为所述发光二极管驱动电路提供驱动时序信号。
68.基于同样的发明构思，本发明还提供一种显示面板，包括n个发光二极管及n个发光二极管驱动模块，n个发光二极管呈阵列设置，且n个发光二极管与n个发光二极管驱动模块一一对应连接设置，其中，n为大于等于2的整数。
69.综上所述，在本发明提供的发光控制信号生成电路、发光二极管驱动模块及显示面板中，基于输入信号采集单元、第一电平采集单元、第二电平采集单元、第三电平采集单元、第四电平采集单元、驱动存储单元、下拉存储单元及上拉存储单元的详细结构设计，整个发光控制信号生成电路的结构简单清晰，元器件数量较少，占用面积较小，有利于后续显示面板的窄边框设计；此外，当下拉存储单元将输出信号下拉到低电平后，第二时钟信号变为低电平，以维持下拉存储单元中输出管栅极的电位稳定，通过正电压信号维持上拉存储单元中输出管栅极的电位稳定，当上拉存储单元将输出信号上拉到高电平后，第二时钟信号变为低电平，以维持上拉存储单元中输出管栅极的电位稳定，通过第一电平采集单元采集到的第一时钟信号的高电平维持下拉存储单元中输出管栅极的电位稳定，可见，在输出信号输出高低电平的同时，通过外接电压信号对输出管的栅极电位进行维持，有效保证了输出信号的稳定性，提高了后续显示面板的发光驱动稳定性。
70.应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。