1.本发明实施例涉及移位寄存器技术，尤其涉及一种移位寄存器、显示驱动器。


背景技术：

2.移位寄存器能够将其输入端的信号移位后由其输出端输出，在显示面板领域具有重要的作用，如为显示面板的像素电路提供扫描信号。
3.然而，随着显示技术的发展，产生了需要持续多个行周期的扫描信号的像素电路，现有的移位寄存器无法提供能够持续多个行周期的输出信号。


技术实现要素：

4.本发明提供一种移位寄存器、显示驱动器，以使得移位寄存器能够输出持续多个行周期的输出信号。
5.第一方面，本发明实施例提供了一种移位寄存器，用于输出有效电平为第一类型电平的扫描信号，所述移位寄存器包括：
6.输出调节子模块，用于根据第一节点的信号将第一电源信号由所述移位寄存器的输出端输出，并根据第二节点的信号将第一时钟信号由所述移位寄存器的输出端输出；
7.第一调节模块，用于调节所述第一节点的电位，所述第一调节模块包括第一电源引入子模块、调节子模块和第一耦合子模块，所述第一电源引入子模块用于根据触发信号将所述第一电源信号引入所述调节子模块的控制端，所述调节子模块用于根据其自身控制端的信号将第二时钟信号写入所述第一节点，所述第一耦合子模块用于将所述第二时钟信号耦合至所述调节子模块的控制端；
8.第二调节模块，用于根据所述触发信号将所述第二时钟信号写入所述第二节点；
9.其中，所述第二时钟信号中脉冲的电平为第一类型电平，所述第一时钟信号中脉冲的电平为第二类型电平，所述触发信号中脉冲的电平为第一类型电平；所述第二时钟信号的周期小于所述第一时钟信号的周期，所述第二时钟信号中第一类型电平的占空比小于所述第一时钟信号中第一类型电平的占空比；在所述触发信号中脉冲的持续时间内，所述第二时钟信号初始脉冲的开始时刻位于所述第一时钟信号中第二类型电平的持续时间内；其中，第一类型电平与第二类型电平极性相反。
10.可选地，所述第一时钟信号的周期为所述第二时钟信号的3/2倍。
11.可选地，所述触发信号的脉冲的持续时间至少跨越所述第一时钟信号的两个相邻周期，且在所述触发信号的脉冲的持续时间内，所述第二时钟信号的初始脉冲的开始时刻位于所述第一时钟信号中第一个周期的脉冲的持续时间内，所述第一时钟信号的第二个周期的脉冲的持续时间位于所述第二时钟信号的第二类型电平的持续时间内。
12.可选地，所述输出调节子模块包括：上拉子模块、第二耦合子模块、下拉子模块和第三耦合子模块；
13.所述上拉子模块的第一端接入所述第一电源信号，所述上拉子模块的第二端与所
述移位寄存器的输出端电连接，所述上拉子模块的控制端与所述第一节点电连接；
14.所述第二耦合子模块的第一端接入所述第一电源信号，所述第二耦合子模块的第二端与所述上拉子模块的控制端电连接；
15.所述下拉子模块的第一端接入所述第一时钟信号，所述下拉子模块的第二端与所述移位寄存器的输出端电连接，所述下拉子模块的控制端与所述第二节点电连接；
16.所述第三耦合子模块的第一端与所述移位寄存器的输出端电连接，所述第三耦合子模块的第二端与所述下拉子模块的控制端电连接。
17.可选地，所述输出调节子模块还包括：关断子模块，所述第三耦合子模块的第一端通过所述关断子模块与所述移位寄存器的输出端电连接，其中，所述第三耦合子模块的第一端与所述关断子模块的第一端电连接，所述关断子模块的第二端与所述移位寄存器的输出端电连接，所述关断子模块的控制端接入所述第二时钟信号，所述关断子模块用于根据所述第二时钟信号调整其开关状态。
18.可选地，所述第一电源引入子模块的第一端接入所述第一电源信号，所述第一电源引入子模块的控制端接入所述触发信号，所述第一电源引入子模块的第二端与所述调节子模块的控制端电连接；
19.所述调节子模块的第一端接入所述第二时钟信号；
20.所述第一耦合子模块的第一端接入所述第二时钟信号，所述第一耦合子模块的第二端与所述调节子模块的控制端电连接；
21.所述第二调节模块的第一端接入所述第二时钟信号，所述第二调节模块的控制端接入所述触发信号，所述第二调节模块的第二端与所述第二节点电连接。
22.可选地，所述移位寄存器还包括常开子模块，所述第二调节模块的第二端通过所述常开子模块与所述第二节点电连接，其中，所述第二调节模块的第二端与所述常开子模块的第一端电连接，所述常开子模块的第二端与所述第二节点电连接，所述常开子模块的控制端接入第二电源信号，所述第二电源信号与所述第一电源信号的极性相反。
23.可选地，所述移位寄存器还包括：反馈子模块，所述反馈子模块的第一端接入所述第一电源信号，所述反馈子模块的第二端与所述第一节点电连接，所述反馈子模块的控制端与所述第二节点电连接。
24.可选地，所述移位寄存器还包括：第二电源引入子模块，所述第二电源引入子模块的第一端接入所述第一电源信号，所述第二电源引入子模块的第二端与所述第二节点电连接，所述第二电源引入子模块的控制端接入第三时钟信号，其中，所述第三时钟信号中脉冲的持续时间与所述第二时钟信号中脉冲的持续时间不交叠。
25.第二方面，本发明实施例还提供了一种显示驱动器，所述显示驱动器包括多个级联的如第一方面所述的移位寄存器，所述显示驱动器还包括：第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线和第五时钟信号线；
26.所述第一时钟信号线用于提供第(3m-2)级移位寄存器的第一时钟信号；
27.所述第二时钟信号线用于提供第(3m-1)级移位寄存器的第一时钟信号；
28.所述第三时钟信号线用于提供第3m级移位寄存器的第一时钟信号；
29.所述第四时钟信号线用于提供奇数级移位寄存器的第二时钟信号；
30.所述第五时钟信号线用于提供偶数级移位寄存器的第二时钟信号；m为大于或等
于1的整数。
31.本发明实施例的技术方案，采用的所述移位寄存器包括：输出调节子模块，用于根据第一节点的信号将第一电源信号由移位寄存器的输出端输出，并根据第二节点的信号将第一时钟信号由移位寄存器的输出端输出；第一调节模块，用于调节第一节点的电位，第一调节模块包括第一电源引入子模块、调节子模块和第一耦合子模块，第一电源引入子模块用于根据触发信号将第一电源信号引入调节子模块的控制端，调节子模块用于根据其自身控制端的信号将第二时钟信号写入第一节点，第一耦合子模块用于将第二时钟信号耦合至调节子模块的控制端；第二调节模块，用于根据触发信号将第二时钟信号写入第二节点；其中，第二时钟信号中脉冲的电平为第一类型电平，第一时钟信号中脉冲的电平为第二类型电平，触发信号中脉冲的电平为第一类型电平；第二时钟信号的周期小于第一时钟信号的周期，第二时钟信号中第一类型电平的占空比小于第一时钟信号中第一类型电平的占空比；在触发信号中脉冲的持续时间内，第二时钟信号初始脉冲的开始时刻位于第一时钟信号中第二类型电平的持续时间内。本发明可以使得移位寄存器能够输出有效电平持续时间较长的扫描信号，也即能够对具有较长脉冲持续时间的触发信号产生一定的移位后输出。
附图说明
32.图1为本发明实施例提供的一种移位寄存器的电路结构示意图；
33.图2为本发明实施例提供的又一种移位寄存器的电路结构示意图；
34.图3为本发明实施例提供的又一种移位寄存器的电路结构示意图；
35.图4为本发明实施例提供的又一种移位寄存器的电路结构示意图；
36.图5为本发明实施例提供的一种移位寄存器的时序图；
37.图6为本发明实施例提供的一种显示驱动器的电路结构示意图；
38.图7为图6的一种时序图。
具体实施方式
39.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
40.图1为本发明实施例提供的一种移位寄存器的电路结构示意图，参考图1，移位寄存器包括：输出调节子模块11，用于根据第一节点n1的信号将第一电源信号vgh由移位寄存器的输出端emb输出，并根据第二节点n2的信号将第一时钟信号eck1由移位寄存器的输出端输出；第一调节模块1，用于调节第一节点n1的电位，第一调节模块包括第一电源引入子模块12、调节子模块13和第一耦合子模块14，第一电源引入子模块12用于根据触发信号einb将第一电源信号vgh引入调节子模块13的控制端，调节子模块13用于根据其自身控制端的信号将第二时钟信号eck2写入第一节点n1，第一耦合子模块14用于将第二时钟信号eck2耦合至调节子模块13的控制端；第二调节模块15，用于根据触发信号einb将第二时钟信号eck2写入第二节点n2；其中，第二时钟信号eck2中脉冲的电平为第一类型电平，第一时钟信号eck1中脉冲的电平为第二类型电平，触发信号einb中脉冲的电平为第一类型电平；第二时钟信号eck2的周期小于第一时钟信号eck1的周期，第二时钟信号eck2中第一类型电
平的占空比小于第一时钟信号eck1中第一类型电平的占空比；在触发信号einb中脉冲的持续时间内，第二时钟信号eck2初始脉冲的开始时刻位于第一时钟信号eck1中第二类型电平的持续时间内；其中，第一类型电平与第二类型电平极性相反。
41.具体地，移位寄存器能够输出有效电平为第一类型电平的扫描信号，其中有效电平是指能够控制对应的模块导通，移位寄存器输出的有效电平能够控制像素电路中对应的模块导通，如第一类型电平为低电平，当然，移位寄存器的输出信号还包含第二类型电平，第二类型电平为高电平；更具体来讲，移位寄存器能够将触发信号einb移位后由其输出端emb输出，通过级联多个移位寄存器，也即本级移位寄存器的输出端emb为后一级移位寄存器提供触发信号einb，其中，第一级移位寄存器的触发信号einb可以由驱动芯片提供，能够为多行像素电路提供对应的扫描信号或者发光控制信号；随着像素电路技术的发展，出现了需要持续多个行周期的扫描信号的像素电路，而本实施例的移位寄存器则可以应用于需扫描信号较长的像素电路中；输出子模块10能够根据第一节点n1和第二节点n2上的使能信号调节其输出，进而控制移位寄存器的输出端的输出信号，如当第一节点n1上的信号有效时，输出调节子模块10控制移位寄存器的输出端emb输出第一电源信号vgh，当第二节点n2上的信号有效时，输出调节子模块10控制移位寄存器的输出端emb输出第一时钟信号eck1；第二时钟信号eck2可以与显示面板中其它gip电路(如为像素电路提供发光控制信号的使能电路)的时钟信号相同，而第一时钟信号eck1为本实施例额外设置的时钟信号，第一时钟信号eck1包含第一类型电平和第二类型电平，第二时钟信号eck2也包含第一类型电平和第二类型电平，但需要说明的是，第一时钟信号eck1中第一类型电平和第二时钟信号eck2中第一类型电平的电平类型虽然相同(如均为低电平)，但电平的具体值可以相同也可以不同；同样的，第一时钟信号eck1中第二类型电平和第二时钟信号eck2中第二类型电平的电平类型虽然相同(如均为高电平)，但电平的具体值可以相同也可以不同；本实施例以第一类型电平为低电平，第二类型电平为高电平，且各个模块在低电平下导通为例，在触发信号einb的第一类型电平未到来时，由于触发信号einb控制第一电源引入子模块12和第二调节模块15的导通状态，此时第一电源引入子模块12和第二调节模块15均无法导通，第一节点n1和第二节点n2的电位均不会发生变化，移位寄存器的输出端仍然维持初始状态(高电平)；可设置触发信号einb的下降沿位于第二时钟信号eck2的第二类型电平的持续时间内，当触发信号einb变为低电平后，由于第二时钟信号eck2的第一类型电平尚未到来，此时第一节点n1和第二节点n2的电位仍维持不变，也即移位寄存器的输出仍不会变化(维持高电平)，当第二时钟信号eck2的第一个第一类型电平到来时，由于第二时钟信号eck2的第一次跳变为第一类型电平的时刻(下降沿)位于第一时钟信号eck1的第二类型电平的持续时间内，也即此时第一时钟信号eck1此时为高电平，由于第二调节模块15导通，那么第二节点n2写入低电平的第二时钟信号eck2，移位寄存器的输出端emb输出信号为第一时钟信号eck1，并且由于第二时钟信号eck2的第一类型电平的占空比小于第一时钟信号的第一类型电平的占空比，换句话说，在第二时钟信号eck2的低电平持续时间内，第一时钟信号eck1先是高电平，后变为低电平，则移位寄存器的输出端也先是高电平，后变为低电平，也即移位寄存器的输出端的下降沿较触发信号einb的下降沿存在一定时间的移位；且第一时钟信号eck1的周期大于第二时钟信号eck2的周期，则第一时钟信号eck1的低电平持续时间也较长，当第二时钟信号eck2跳变为高电平时，第二节点n2和第一节点n1均关断，那么移位寄存器的
输出端emb维持上一时刻的电平(低电平)，当第二时钟信号eck2的下一个低电平到来时，第一时钟信号eck1仍持续至少部分时间的低电平，从而使得移位寄存器的输出端emb继续输出低电平信号，也即使得移位寄存器能够输出较长时间(可持续多个行周期)的低电平信号；当触发信号einb的上升沿到来时，设置该上升沿位于第二时钟信号eck2的高电平持续时间内，那么当触发信号einb上升沿到来时，由于第二时钟信号eck2的下降沿还没到来，即第一节点n1和第二节点n2的电位维持不变，则移位寄存器的输出端emb仍然维持上一阶段的输出(低电平)，当第二时钟信号eck2的下降沿到来后，通过第一耦合子模块14将低电平的第二时钟信号eck2耦合至调节子模块13的控制端，控制调节子模块13导通，进而将第一节点n1的电位置为低电平，从而使得移位寄存器的输出端emb输出第一电源信号vgh，第一电源信号vgh例如为高电平，从而使得移位寄存器的输出信号的下降沿相对于触发信号einb的下降沿也发生移位，由此，可以使得移位寄存器能够输出有效电平(低电平)持续时间较长的扫描信号，也即能够对有效电平持续时间较长的触发信号产生一定的移位后输出。
42.本实施例的技术方案，采用的所述移位寄存器包括：输出调节子模块，用于根据第一节点的信号将第一电源信号由移位寄存器的输出端输出，并根据第二节点的信号将第一时钟信号由移位寄存器的输出端输出；第一调节模块，用于调节第一节点的电位，第一调节模块包括第一电源引入子模块、调节子模块和第一耦合子模块，第一电源引入子模块用于根据触发信号将第一电源信号引入调节子模块的控制端，调节子模块用于根据其自身控制端的信号将第二时钟信号写入第一节点，第一耦合子模块用于将第二时钟信号耦合至调节子模块的控制端；第二调节模块，用于根据触发信号将第二时钟信号写入第二节点；其中，第二时钟信号中脉冲的电平为第一类型电平，第一时钟信号中脉冲的电平为第二类型电平，触发信号中脉冲的电平为第一类型电平；第二时钟信号的周期小于第一时钟信号的周期，第二时钟信号中第一类型电平的占空比小于第一时钟信号中第一类型电平的占空比；在触发信号中脉冲的持续时间内，第二时钟信号初始脉冲的开始时刻位于第一时钟信号中第二类型电平的持续时间内；其中，第一类型电平与第二类型电平极性相反。本发明可以使得移位寄存器能够输出有效电平持续时间较长的扫描信号，也即能够对具有较长脉冲持续时间的触发信号产生一定的移位后输出。
43.需要说明的是，本实施例中可以通过对触发信号einb的脉冲持续时间的长短进行调整，进而调整移位寄存器输出端emb输出信号的脉冲持续时间的长短，使得移位寄存器能够匹配多种所需扫描信号时长不同的像素电路，兼容性更高。
44.可选地，第一时钟信号eck1的周期为第二时钟信号eck2周期的3/2倍。
45.具体地，第二时钟信号eck2的周期例如可以是2t，则第一时钟信号eck1的周期可以设置为3t，这样设置，第一时钟信号eck1与第二时钟信号eck2的脉冲之间的时序关系每隔6t时间就会重复，在多个移位寄存器进行级联时，多个移位寄存器只需要三条提供第一时钟信号eck1的时钟信号线和两个提供第二时钟信号eck2的时钟信号线，从而可以极大地简化电路结构，降低布线难度，有利于显示面板的窄边框的实现。
46.可选地，图2为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图2，输出调节子模块11包括：上拉子模块111、下拉子模块112、第二耦合子模块113和第三耦合子模块114；上拉子模块111的第一端接入第一电源信号vgh，上拉子模块111的第二端与
移位寄存器的输出端emb电连接，上拉子模块111的控制端与第一节点n1电连接；第二耦合子模块113的第一端接入第一电源信号vgh，第二耦合子模块113的第二端与上拉子模块111的控制端电连接；下拉子模块112的第一端接入第一时钟信号eck1，下拉子模块112的第二端与移位寄存器的输出端电连接，下拉子模块112的控制端与第二节点n2电连接；第三耦合子模块114的第一端与移位寄存器的输出端emb电连接，第三耦合子模块114的第二端与下拉子模块112的控制端电连接。
47.具体地，上拉子模块111能够在第一节点n1为有效电平时，将其第一端与第二端导通，从而将第一电源信号vgh由移位寄存器的输出端emb输出；下拉子模块112能够在第二节点n2为有效电平时，将其第一端与第二端导通，从而将第一时钟信号eck1由移位寄存器的输出端输出，第二耦合子模块113具有保持作用，能够在第一节点n1没有其它信号写入时保持住第一节点n1的信号，从而使得移位寄存器的输出端emb维持输出的电平，第三耦合子模块114还能够将移位寄存器的输出端emb输出的信号耦合至下拉子模块112的控制端，使得下拉子模块112控制端的电位进一步降低，从而使得下拉子模块112打开的更加彻底，也即开启程度更高，移位寄存器的输出脉冲不会存在拖尾的现象。
48.可选地，图3为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图3，输出调节子模块还包括：关断子模块115，第三耦合子模块114的第一端通过关断子模块115与移位寄存器的输出端emb电连接；其中，第三耦合子模块114的第一端与关断子模块115的第一端电连接，关断子模块115的第二端与移位寄存器的输出端电连接，关断子模块115的控制端接入第二时钟信号eck2，关断子模块115用于根据第二时钟信号eck2调整其开关状态。
49.具体地，关断子模块115的导通信号与下拉子模块112的导通信号的电平类型相同，也即均为低电平导通，当第二时钟信号eck2为低电平时，且当第二调节模块15导通时，下拉子模块112导通，移位寄存器的输出端emb能够输出低电平时，关断子模块115也导通，从而能够使得输出端emb输出端低电平通过第三耦合模块114耦合到下拉子模块112的控制端，使得下拉子模块112打开程度更高；本实施例中通过设置关断子模块115，在移位寄存器的输出端emb输出的信号由高电平跳变为低电平时(此时第二时钟信号eck2为低电平)，能够将移位寄存器输出端的信号耦合至下拉子模块112的控制端，使得移位寄存器的输出脉冲不存在拖尾现象，并且随后关断子模块115周期性地关断，避免移位寄存器输出端emb持续通过第三耦合子模块114向下拉子模块112的控制端耦合，从而能够避免移位寄存器输出端emb输出信号损失过大，换句话说，本实施例能够使得移位寄存器的输出端输出信号的平整度较高。
50.可选地，继续参考图3，第一电源引入子模块12的第一端接入第一电源信号vgh，第一电源引入子模块12的控制端接入触发信号einb，第一电源引入子模块12的第二端与调节子模块13的控制端电连接；调节子模块13的第一端接入第二时钟信号eck2；第一耦合子模块14的第一端接入第二时钟信号eck2，第一耦合子模块14的第二端与调节子模块13的控制端电连接；第二调节模块15的第一端接入第二时钟信号eck2，第二调节模块15的控制端接入触发信号einb，第二调节模块15的第二端与第二节点n2电连接。
51.示例性地，图4为本发明实施例提供的又一种移位寄存器的电路结构示意图，如图4所示，第一电源引入子模块12包括第一晶体管m1，第一晶体管m1的第一端作为第一电源引
入子模块12的第一端，第一晶体管m1的第二端作为第一电源引入子模块12的第二端，第一晶体管m1的控制端作为第一电源引入子模块12的控制端；第一耦合子模块14包括第一电容c1，第一电容c1的第一端作为第一耦合子模块14的第一端，第一电容c2的第二端作为第一耦合子模块14的第二端；第二调节模块15包括第二晶体管m2，第二晶体管m2的第一端作为第二调节模块15的第一端，第二晶体管m2的第二端作为第二调节模块15的第二端，第二晶体管m2的控制端作为第二调节模块15的控制端；第一调节子模块13包括第三晶体管m3，第三晶体管m3的第一端作为第一调节子模块13的第一端，第三晶体管m3的第二端作为第一调节子模块13的第二端，第三晶体管m3的控制端作为第一调节子模块13的控制端；第二耦合子模块113包括第二电容c2，第二电容c2的第一端作为第二耦合子模块113的第一端，第二电容c2的第二端作为第二耦合子模块113的第二端；上拉子模块111包括第四晶体管m4，第四晶体管m4的第一端作为上拉子模块111的第一端，第四晶体管m4的第二端作为上拉子模块111的第二端，第四晶体管m4的控制端作为上拉子模块111的控制端；下拉子模块112包括第五晶体管m5，第五晶体管m5的第一端作为下拉子模块112的第一端，第五晶体管m5的第二端作为下拉子模块112的第二端，第五晶体管m5的控制端作为下拉子模块112的控制端；关断子模块115包括第六晶体管m6，第六晶体管m6的第一端作为关断子模块115的第一端，第六晶体管m6的第二端作为关断子模块115的第二端，第六晶体管m6的控制端作为关断子模块115的控制端；第三耦合子模块114包括第三电容c3，第三电容c3的第一端作为第三耦合子模块114的第一端，第三电容c3的第二端作为第三耦合子模块114的第二端。第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5和第六晶体管m6均可以是n型晶体管或者p型晶体管，且由于p型晶体管在显示面板中的制作工艺较为成熟，且成本较低，因此可优选为p型晶体管。
52.可选地，继续参考图4，移位寄存器还包括常开子模块16，第二调节模块15的第二端通过常开子模块16与第二节点n2电连接，其中，第二调节模块15的第二端与常开子模块16的第一端电连接，常开子模块16的第二端与第二节点n2电连接，常开子模块16的控制端接入第二电源信号vgl，第二电源信号vgl与第一电源信号vgh的极性相反。
53.具体地，常开子模块16可包括第七晶体管m7，第七晶体管m7的第一端作为常开子模块16的第一端，第七晶体管m7的第二端作为常开子模块16的第二端，第七晶体管m7的控制端作为常开子模块16的控制端；第二电源信号vgl可以为低电平，第七晶体管m7相应的为p型晶体管，使得第七晶体管m7始终处于导通状态，本实施例中通过设置常开子模块16，可以降低下拉子模块112控制端的漏电流，维持第二节点n2电位的稳定性。
54.可选地，继续参考图4，移位寄存器还包括反馈子模块17，反馈子模块17的第一端接入第一电源信号vgh，反馈子模块17的第二端与第一节点n1电连接，反馈子模块17的控制端与第二节点n2电连接。
55.具体地，反馈子模块17可包括第八晶体管m8，第八晶体管m8的第一端作为反馈子模块17的第一端，第八晶体管m8的第二端作为反馈子模块17的第二端，第八晶体管m8的控制端作为反馈子模块17的控制端；第八晶体管m8例如可以是p型晶体管，反馈子模块17能够在第二节点n2为低电平时导通，从而将第一电源信号vgh写入第一节点n1，使得上拉子模块111关断，避免下拉子模块112与上拉子模块111同时导通而导致移位寄存器输出信号不确定情况的发生。
56.可选地，继续参考图4，移位寄存器还包括：第二电源引入子模块18，第二电源引入子模块18的第一端接入第一电源信号vgh，第二电源引入子模块18的第二端与第二节点n2电连接，第二电源引入子模块18的控制端接入第三时钟信号eck3，其中，第三时钟信号eck3中脉冲的持续时间与第二时钟信号eck2中脉冲的持续时间不交叠。
57.具体地，当移位寄存器的输出信号的脉冲结束后，移位寄存器需要保持高电平，也即需要使得第二节点n2维持在高电平，本实施例通过第二电源信号18，能够每隔一段时间便向第二节点n2写入高电平，以使得第二节点n2的电位保持住；并且在触发信号einb为低电平时，由于第二时钟信号eck2中脉冲的持续时间与第三时钟信号eck3的脉冲的持续时间不交叠，也即当第二时钟信号eck2为低电平时，第三时钟信号eck3为高电平，而第三时钟信号eck3为低电平时，第二时钟信号eck2为高电平，当然，本领域技术人员熟知的是，第二时钟信号eck2和第三时钟信号eck3之间还存在时序裕量，也即存在同时为高电平的时刻；当第二时钟信号eck2向第二节点n2写入低电平时，此时第三时钟信号eck3为高电平，第二电源引入子模块18关断，第一电源信号vgh不会写入第二节点n2，因而不会改变第二节点n2的电位，而当第二时钟信号eck2为高电平，第三时钟信号eck3为低电平时，第二节点n2的电位被拉高，能够关闭下拉子模块112，从而使得移位寄存器的输出端维持上一时刻的输出信号。示例性地，第二电源引入子模块18包括第九晶体管m9，第九晶体管m9的第一端作为第二电源引入子模块18的第一端，第九晶体管m9的第二端作为第二电源引入子模块18的第二端，第九晶体管m9的控制端作为第二电源引入子模块18的控制端；第九晶体管m9例如可以是p型晶体管；第三时钟信号eck3与第二时钟信号eck2可以互为移位信号。
58.示例性地，图5为本发明实施例提供的一种移位寄存器的时序图，图5与图4相对应，以下结合图4和图5对本发明的工作过程进行说明(且为方便说明，将第二晶体管m2的第二端设为第三节点n3，将第一晶体管m1的第一端设为第四节点n4)：
59.在t0阶段，触发信号einb先维持高电平，此时第二晶体管m2和第一晶体管m1均关断，第一节点n1和第二节点n2的电位不变，输出端emb的信号仍维持高电平，即使当触发信号einb跳变为低电平时，第二晶体管m2和第一晶体管m1导通，由于第二时钟信号eck2仍为高电平，因此第二节点n1和第二节点n2的电位不变，在t0阶段移位寄存器的输出信号始终为高电平；
60.在t1阶段，第二时钟信号eck2下跳为低电平，但第四节点n4被写入高电平，第三晶体管m3维持关闭，由于第二晶体管m2维持导通，则第二节点n2被拉低，并且此时第七晶体管m7处于临界关闭状态，第五晶体管m5开启，因此移位寄存器输出端会复制第一时钟信号eck1，输出端emb的输出信号跟随第一时钟信号eck1从高电平下跳为低电平，并且在此阶段时，第六晶体管m6打开，第三电容c3将第二节点n2耦合至极低的电平，确保第五晶体管m5充分打开，加快移位寄存器输出端输出信号的下降沿；
61.在t2阶段，由于第二时钟信号eck2上跳，第二节点n2和第三节点n3被拉高，同时第三时钟信号eck3打开第九晶体管m9，使得第三节点n3为高电平，进而使得第五晶体管m5关断，输出端emb的信号维持低电平；
62.在t3阶段，第二时钟信号eck2下跳，第一节点n1和第三节点n3被拉低，第六晶体管m6和第五晶体管m5打开，输出继续维持低电平；
63.优选地，本实施例还配置触发信号einb中脉冲的持续时间至少跨越第一时钟信号
eck1的两个相邻周期，且在触发信号einb中脉冲的持续时间内，第二时钟信号eck2的初始脉冲的开始时刻位于第一时钟信号eck1中第一个周期的脉冲的持续时间内，第一时钟信号eck1的第二个周期的脉冲的持续时间位于第二时钟信号eck2的第二类型电平的持续时间内；
64.具体地，本实施例通过配置t4阶段，在t4阶段中，第二时钟信号eck2为高电平，虽然第一时钟信号eck1跳变为高电平，但由于此时第二节点n2为高电平，也即第五晶体管m5处于关断状态，移位寄存器的输出端emb仍维持低电平；换句话说，本实施例通过配置第一时钟信号eck1的第二个脉冲时间位于第二时钟信号eck2的非脉冲时间内，可以使得移位寄存器能够移位低电平持续时间更长的触发信号einb，更有利于在像素电路中的应用。
65.在t5阶段，移位寄存器的工作过程与t3阶段和t2阶段类似，当第二时钟信号eck2为低电平时，第五晶体管m5导通，从而使得输出端emb继续输出低电平的第一时钟信号eck1，而当第二时钟信号eck2上跳为高电平时，由于第五晶体管m5关闭，输出端emb仍然维持低电平；
66.在t6阶段，由于触发信号einb被置为高电平，第一晶体管m1关闭，由于第一电容c1的耦合作用，第三晶体管m3的控制端为低电平，使得第三晶体管m3导通，进而使得第一节点n1为低电平，第四晶体管m4导通，使得移位寄存器的输出端emb输出高电平；并且由于触发信号einb置高，第二晶体管m2关断，第二节点n2和第三节点n3维持上一时刻的电平，也即高电平，使得第五晶体管m5保持关断；
67.在t7阶段，第九晶体管m9周期性地为第二节点输出高电平，第三晶体管m3周期性地为第一节点n1写入低电平，使得第四晶体管m4维持导通，第五晶体管m5维持关断，从而使得输出端emb持续输出高电平信号。
68.由此可见，本实施例的移位寄存器能够将脉冲时间持续较长的触发信号移位后输出，更加有利于在显示面板中的应用。
69.本发明实施例还提供了一种显示驱动器，如图6所示，图6为本发明实施例提供的一种显示驱动器的电路结构示意图，图7为图6的一种时序图，结合图6和图7，显示驱动器包括多个级联的移位寄存器1，显示驱动器还包括：第一时钟信号线ck1、第二时钟信号线ck2、第三时钟信号线ck3、第四时钟信号线ck4和第五时钟信号线ck5；第一时钟信号线ck1用于提供第(3m-2)级移位寄存器的第一时钟信号eck1；第二时钟信号线ck2用于提供第(3m-1)级移位寄存器的第一时钟信号eck1；第三时钟信号线ck3用于提供第3m级移位寄存器的第一时钟信号eck1；第四时钟信号线ck4用于提供奇数级移位寄存器的第二时钟信号eck2；第五时钟信号线ck5用于提供偶数级移位寄存器的第二时钟信号eck2；m为大于或等于1的整数。且第四时钟信号线ck4还用于提供偶数级移位寄存器的第三时钟信号eck3，第五时钟信号线ck5还用于提供奇数级移位寄存器的第三时钟信号eck3。
70.具体地，第一时钟信号线ck1、第二时钟信号线ck2、第三时钟信号线ck3、第四时钟信号线ck4和第五时钟信号线ck5均可与驱动芯片连接，由驱动芯片提供各自的时钟信号；且还可包括触发信号线ein，触发信号线ein用于提供第一级移位寄存器的触发信号；显示驱动器能够应用于显示面板中，为显示面板中像素电路提供扫描信号(emb1、emb2、emb3、emb4、emb5和emb6)，因其包括本发明任意实施例提供的移位寄存器，因而也具有相同的有益效果，在此不再赘述。显示驱动器可设置于显示面板的边框位置，优选地，显示面板可设
置两个显示驱动器，分别位于显示面板的两侧，从而降低显示面板显示区中信号线上的压降，提高显示均一性。
71.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。