1.本发明涉及技术显示领域，尤其涉及一种驱动电路、驱动模组、驱动方法和显示装置。


背景技术：

2.ltpo(低温多晶氧化物)技术兼顾了ltps(低温多晶硅)技术的高迁移率和oxide(氧化物)技术的低漏电特性，实现动态刷新率，降低显示面板的功耗。但是由于ltpo像素电路中同时具有p型晶体管和n型晶体管，因此需要两套不同的驱动电路来提供低电压有效的驱动电路和高电压有效的驱动电路，对于ltpo显示产品来说其功耗和边框会变大。


技术实现要素：

3.本发明的主要目的在于提供一种驱动电路、驱动模组、驱动方法和显示装置，解决现有技术中ltpo显示产品由于需要采用两个提供驱动信号的驱动电路，而导致的功耗和边框大的问题。
4.为了达到上述目的，本发明实施例提供了一种驱动电路，包括第一驱动电路和第二驱动电路；所述第一驱动电路包括第一节点控制电路、第二节点控制电路、第一储能电路、第二储能电路和输出电路；
5.所述第二驱动电路与第一驱动输出端、第一电压线、第二电压线和第二驱动输出端电连接，用于在所述第一驱动输出端提供的第一驱动信号的控制下，控制所述第二驱动输出端与所述第一电压线之间连通，或者，控制所述第二驱动输出端与所述第二电压线之间连通；
6.所述第一节点控制电路分别与输入端、第一时钟信号线、第二时钟信号线、第三电压线、第一节点和第二节点电连接，用于在所述第一时钟信号线提供的第一时钟信号的控制下，控制将输入端提供的输入信号写入所述第一节点，并用于在所述第二节点的电位和所述第二时钟信号线提供的第二时钟信号的控制下，控制所述第一节点与所述第三电压线电连接；
7.所述第二节点控制电路分别与第一时钟信号线、第四电压线、第二节点和第一节点电连接，用于在所述第一时钟信号的控制下，控制所述第二节点与所述第四电压线之间连通，并用于在所述第一节点的电位的控制下，控制所述第二节点与所述第一时钟信号线之间连通；
8.所述第一储能电路与所述第一节点电连接，用于储存电能；
9.所述第二储能电路与所述第二节点电连接，用于储存电能；
10.所述输出电路分别与所述第一节点、所述第二节点、第三电压线、第二时钟信号线和所述第一驱动输出端电连接，用于在所述第一节点的电位的控制下，将所述第二时钟信号线提供的第二时钟信号写入所述第一驱动输出端，在所述的第二节点的电位的控制下，将所述第三电压线提供的第三电压信号写入所述第一驱动输出端。
11.可选的，所述第二驱动电路包括第一驱动晶体管和第二驱动晶体管；
12.所述第一驱动晶体管的控制极与所述第一驱动输出端电连接，所述第一驱动晶体管的第一极与第一电压线电连接，所述第一驱动晶体管的第二极与第二驱动输出端电连接；
13.所述第二驱动晶体管的控制极与所述第一驱动输出端电连接，所述第二驱动晶体管的第一极与所述第二驱动输出端电连接，所述第二驱动晶体管的第二极与第二电压线电连接；
14.所述第一驱动晶体管为p型晶体管，所述第二驱动晶体管为n型晶体管，所述第一电压线为第一高电压线，所述第二电压线为第一低电压线。
15.可选的，所述第一节点控制电路包括第一晶体管、第二晶体管和第三晶体管；
16.所述第一晶体管的控制极与所述第一时钟信号线电连接，所述第一晶体管的第一极与所述输入端电连接，所述第一晶体管的第二极与所述第一节点电连接；
17.所述第二晶体管的控制极与所述第二节点电连接，所述第二晶体管的第一极与所述第三电压线电连接，所述第二晶体管的第二极与所述第三晶体管的第一极电连接；
18.所述第三晶体管的控制极与所述第二时钟信号线电连接，所述第三晶体管的第二极与所述第一节点电连接；
19.所述第二节点控制电路包括第四晶体管和第五晶体管；
20.所述第四晶体管的控制极与所述第一时钟信号线电连接，所述第四晶体管的第一极与所述第四电压线电连接，所述第四晶体管的第二极与所述第二节点电连接；
21.所述第五晶体管的控制极与所述第一节点电连接，所述第五晶体管的第一极与所述第一时钟信号线电连接，所述第五晶体管的第二极与所述第一时钟信号线电连接。
22.可选的，所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
23.所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述第一驱动输出端电连接；
24.所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与所述第三电压线电连接；
25.所述输出电路包括第一输出晶体管和第二输出晶体管；
26.所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述第二时钟信号线电连接，所述第一输出晶体管的第二极与所述第二驱动输出端电连接；
27.所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述第三电压线电连接，所述第二输出晶体管的第二极与所述第二驱动输出端电连接。
28.可选的，所述第一节点控制电路还包括第六晶体管；所述第一晶体管的第二极通过所述第六晶体管与所述第一节点电连接；
29.所述第六晶体管的控制极与第四电压线电连接，所述第六晶体管的第一极与所述第一晶体管的第二极电连接，所述第六晶体管的第二极与所述第一节点电连接。
30.本发明实施例还提供了一种驱动模组，包括多级上述的驱动电路；
31.第一级驱动电路的输入端与起始电压线电连接；
32.除了第一级驱动电路之外，每一级所述驱动电路的输入端与相邻上一级驱动电路的第一驱动输出端电连接。
33.本发明实施例还提供了一种驱动方法，应用于上述的驱动电路，驱动周期包括先后设置的输入阶段、输出阶段和复位阶段；所述驱动方法包括：
34.在输入阶段，输入端提供输入信号，第一节点控制电路在第一时钟信号的控制下，将所述输入信号写入第一节点，输出电路在所述第一节点的电位的控制下，将第二时钟信号写入第一驱动输出端；第二节点控制电路在所述第一节点的电位的控制下，控制第二节点与第一时钟信号线之间连通，所述输出电路在所述第二节点的电位的控制下，控制将第三电压信号写入所述第一驱动输出端；第二驱动电路在所述第一驱动输出端提供的第一驱动信号的控制下，控制第二驱动输出端与所述第二电压线之间连通；
35.在输出阶段，第一储能电路维持所述第一节点的电位，第二节点控制电路在所述第一节点的电位的控制下，将第一时钟信号写入第二节点，所述输出电路在所述第一节点的电位的控制下，将所述第二时钟信号写入所述第一驱动输出端；第二驱动电路在所述第一驱动输出端提供的第一驱动信号的控制下，控制第二驱动输出端与所述第一电压线之间连通；
36.在复位阶段，第二节点控制电路在所述第一时钟信号的控制下，控制所述第二节点与所述第四电压线之间连通，所述第一节点控制电路在第一时钟信号的控制下，控制所述输入端与所述第一节点之间连通，所述输出电路在所述第二节点的电位的控制下，将所述第三电压信号写入所述第一驱动输出端；第二驱动电路在所述第一驱动输出端提供的第一驱动信号的控制下，控制第二驱动输出端与所述第二电压线之间连通。
37.本发明实施例还提供了一种显示装置，包括上述的驱动模组。
38.可选的，本发明至少一实施例所述的显示装置还包括多行多列像素电路；第a行第b列像素电路包括第a行第b列数据写入子电路、第a行第b列驱动子电路、第a行第b列补偿子电路、第a行第b列复位子电路和第a行第b列储能子电路；a和b为正整数；
39.所述第a行第b列数据写入子电路分别与第a行第一驱动线、第b列数据线和所述第a行第b列驱动子电路的第一端电连接，用于在所述第a行第一驱动线提供的第a行第一驱动信号的控制下，将第b列数据线提供的数据电压写入所述第a行第b列驱动子电路的第一端；
40.所述第a行第b列补偿子电路分别与第a行第二驱动线、所述第a行第b列驱动子电路的控制端和第a行第b列驱动子电路的第二端电连接，用于在所述第a行第二驱动线提供的第a行第二驱动信号的控制下，控制所述第a行第b列驱动子电路的控制端与所述第a行第b列驱动子电路的第二端之间连通；
41.所述第a行第b列复位子电路分别与第a行第二复位控制线、第一复位电压线和所述第a行第b列驱动子电路的控制端电连接，用于在所述第a行第二复位控制线提供的第a行第二复位控制信号的控制下，将所述第一复位电压线提供的第一复位电压提供至所述第a行第b列驱动子电路的控制端；
42.所述第a行第b列储能子电路与所述第a行第b列驱动子电路的控制端电连接，用于储存电能；
43.所述驱动模组包括的第m级驱动电路中的第一驱动输出端用于为所述第a行第一驱动线提供所述第a行第一驱动信号，所述驱动模组包括的第m级驱动电路中的第二驱动输
出端用于为所述第a行第二驱动线提供所述第a行第二驱动信号；
44.所述驱动模组包括的第m-1级驱动电路中的第二驱动输出端用于为所述第a行第二复位控制线提供第a行第二复位控制信号。
45.可选的，所述第a行第b列像素电路还包括第a行第b列初始化子电路、第a行第b列第一发光控制子电路、第a行第b列第二发光控制子电路和第a行第b列发光元件；
46.所述第a行第b列初始化子电路分别与第a行第一复位控制线、第二复位电压线和所述第a行第b列发光元件的第一极电连接，用于在所述第a行第一复位控制线提供的第a行第一复位控制信号的控制下，将所述第二复位电压线提供的第二复位电压写入所述第a行第b列发光元件的第一极；所述第a行第b列发光元件的第二极与第一低电压线电连接；
47.所述第a行第b列第一发光控制子电路分别与第a行发光控制线、第一高电压线和所述第a行第b列驱动子电路的第一端电连接，用于在第a行发光控制线提供的第a行发光控制信号的控制下，控制所述第一高电压线与所述第a行第b列驱动子电路的第一端之间连通；
48.所述第a行第b列第二发光控制子电路分别与第a行发光控制线、所述第a行第b列驱动子电路的第二端和所述第a行第b列发光元件的第一极电连接，用于在所述第a行发光控制信号的控制下，控制所述第a行第b列驱动子电路的第二端和所述第a行第b列发光元件的第一极之间连通；
49.所述驱动模组包括的第m-1级驱动电路中的第一驱动输出端用于为所述第a行第一复位控制线提供第a行第一复位控制信号。
50.本发明实施例还提供了一种显示装置，包括上述的驱动模组。
51.本发明实施例所述的驱动电路、驱动模组、驱动方法和显示装置能够同时提供低电压有效的第一驱动信号和高电压有效的第二驱动信号，能够应用于ltpo显示产品，减少采用的晶体管和电容的个数，能够节省功耗和实现窄边框。
附图说明
52.图1是本发明实施例所述的驱动电路的结构图；
53.图2是本发明至少一实施例所述的驱动电路的结构图；
54.图3是本发明至少一实施例所述的驱动电路的电路图；
55.图4是本发明如图3所示的驱动电路的至少一实施例的工作时序图；
56.图5是本发明至少一实施例所述的驱动模组的结构图；
57.图6是本发明所述的显示装置中的像素电路的至少一实施例的结构图；
58.图7是本发明所述的显示装置中的像素电路的至少一实施例的电路图；
59.图8是本发明图7所示的像素电路的至少一实施例的工作时序图。
具体实施方式
60.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
61.本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
62.在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
63.本发明实施例所述的驱动电路包括第一驱动电路和第二驱动电路20；如图1所示，所述第一驱动电路包括第一节点控制电路11、第二节点控制电路12、第一储能电路13、第二储能电路14和输出电路15；
64.所述第二驱动电路20与第一驱动输出端gpout、第一电压线v1、第二电压线v2和第二驱动输出端gnout电连接，用于在所述第一驱动输出端gpout提供的第一驱动信号的控制下，控制所述第二驱动输出端gnout与所述第一电压线v1之间连通，或者，控制所述第二驱动输出端gnout与所述第二电压线v2之间连通；
65.所述第一节点控制电路11分别与输入端i1、第一时钟信号线ck、第二时钟信号线cb、第三电压线v3、第一节点n1和第二节点n2电连接，用于在所述第一时钟信号线ck提供的第一时钟信号的控制下，控制将输入端i1提供的输入信号写入所述第一节点n1，并用于在所述第二节点n2的电位和所述第二时钟信号线cb提供的第二时钟信号的控制下，控制所述第一节点n1与所述第三电压线v3电连接；
66.所述第二节点控制电路12分别与第一时钟信号线ck、第四电压线v4、第二节点n2和第一节点n1电连接，用于在所述第一时钟信号的控制下，控制所述第二节点n2与所述第四电压线v4之间连通，并用于在所述第一节点n1的电位的控制下，控制所述第二节点n2与所述第一时钟信号线ck之间连通；
67.所述第一储能电路13与所述第一节点n1电连接，用于储存电能；
68.所述第二储能电路14与所述第二节点n2电连接，用于储存电能；
69.所述输出电路15分别与所述第一节点n1、所述第二节点n2、第三电压线v3、第二时钟信号线cb和所述第一驱动输出端gpout电连接，用于在所述第一节点n1的电位的控制下，将所述第二时钟信号线cb提供的第二时钟信号写入所述第一驱动输出端gpout，在所述的第二节点n2的电位的控制下，将所述第三电压线v3提供的第三电压信号写入所述第一驱动输出端gpout。
70.本发明实施例所述的驱动电路能够同时提供低电压有效的第一驱动信号和高电压有效的第二驱动信号，能够应用于ltpo显示产品，减少采用的晶体管和电容的个数，能够节省功耗和实现窄边框。
71.在本发明至少一实施例中，所述第一电压线可以为第一高电压线，所述第二电压线可以为第一低电压线；所述第三电压线可以为第二高电压线，所述第四电压线可以为第二低电压线，但不以此为限。
72.本发明如图1所示的驱动电路的实施例在工作时，驱动周期可以包括先后设置的输入阶段、输出阶段和复位阶段；
73.在输入阶段，输入端i1提供输入信号，第一节点控制电路11在第一时钟信号的控制下，将所述输入信号写入第一节点n1，输出电路15在所述第一节点n1的电位的控制下，将第二时钟信号写入第一驱动输出端gpout；第二节点控制电路12在所述第一节点n1的电位
的控制下，控制第二节点n2与第一时钟信号线ck之间连通，所述输出电路15在所述第二节点n2的电位的控制下，控制将第三电压信号写入所述第一驱动输出端gpout；第二驱动电路20在所述第一驱动输出端gpout提供的第一驱动信号的控制下，控制第二驱动输出端gnout与所述第二电压线v2之间连通；
74.在输出阶段，第一储能电路13维持所述第一节点n1的电位，第二节点控制电路12在所述第一节点n1的电位的控制下，将第一时钟信号写入第二节点n2，所述输出电路15在所述第一节点n1的电位的控制下，将所述第二时钟信号写入所述第一驱动输出端gpout；第二驱动电路20在所述第一驱动输出端gpout提供的第一驱动信号的控制下，控制第二驱动输出端gnout与所述第一电压线v1之间连通；
75.在复位阶段，第二节点控制电路12在所述第一时钟信号的控制下，控制所述第二节点n2与所述第四电压线v4之间连通，所述第一节点控制电路11在第一时钟信号的控制下，控制所述输入端i1与所述第一节点n1之间连通，所述输出电路15在所述第二节点n2的电位的控制下，将所述第三电压信号写入所述第一驱动输出端gpout；第二驱动电路20在所述第一驱动输出端gpout提供的第一驱动信号的控制下，控制第二驱动输出端gnout与所述第二电压线v2之间连通。
76.本发明实施例所述的驱动电路在工作时，所述第一驱动电路可以生成并通过第一驱动输出端gpout输出低电压有效的第一驱动信号，所述第二驱动电路20可以用作反相器，但不以此为限。
77.可选的，所述第二驱动电路包括第一驱动晶体管和第二驱动晶体管；
78.所述第一驱动晶体管的控制极与所述第一驱动输出端电连接，所述第一驱动晶体管的第一极与第一电压线电连接，所述第一驱动晶体管的第二极与第二驱动输出端电连接；
79.所述第二驱动晶体管的控制极与所述第一驱动输出端电连接，所述第二驱动晶体管的第一极与所述第二驱动输出端电连接，所述第二驱动晶体管的第二极与第二电压线电连接；
80.所述第一驱动晶体管为p型晶体管，所述第二驱动晶体管为n型晶体管，所述第一电压线为第一高电压线，所述第二电压线为第一低电压线。
81.如图2所示，在图1所示的驱动电路的实施例的基础上，所述第二驱动电路20可以包括第一驱动晶体管td1和第二驱动晶体管td2；
82.所述第一驱动晶体管td1的栅极与所述第一驱动输出端gpout电连接，所述第一驱动晶体管td1的源极与第一高电压线vdd电连接，所述第一驱动晶体管td1的漏极与第二驱动输出端gnout电连接；
83.所述第二驱动晶体管td2的栅极与所述第一驱动输出端gpout电连接，所述第二驱动晶体管td2的源极与所述第二驱动输出端gnout电连接，所述第二驱动晶体管td2的漏极与第一低电压线vss电连接；
84.所述第一驱动晶体管td1为p型晶体管，所述第二驱动晶体管td2为n型晶体管。
85.本发明如图2所示的驱动电路的实施例在工作时，
86.当所述第一驱动输出端gpout输出低电压信号时，td1打开，td2关断，gnout与vdd之间连通，gnout输出第一高电压信号；
87.当所述第一驱动输出端gpout输出高电压信号时，td1关断，td2打开，gnout与vss之间连通，gnout输出第一低电压信号。
88.在本发明至少一实施例中，所述第二驱动电路20的结构并不限于图2所示的结构，可以为其他任何可以实现反相功能的电路结构。
89.在本发明至少一实施例中，所述第一节点控制电路包括第一晶体管、第二晶体管和第三晶体管；
90.所述第一晶体管的控制极与所述第一时钟信号线电连接，所述第一晶体管的第一极与所述输入端电连接，所述第一晶体管的第二极与所述第一节点电连接；
91.所述第二晶体管的控制极与所述第二节点电连接，所述第二晶体管的第一极与所述第三电压线电连接，所述第二晶体管的第二极与所述第三晶体管的第一极电连接；
92.所述第三晶体管的控制极与所述第二时钟信号线电连接，所述第三晶体管的第二极与所述第一节点电连接。
93.在本发明至少一实施例中，所述第二节点控制电路包括第四晶体管和第五晶体管；
94.所述第四晶体管的控制极与所述第一时钟信号线电连接，所述第四晶体管的第一极与所述第四电压线电连接，所述第四晶体管的第二极与所述第二节点电连接；
95.所述第五晶体管的控制极与所述第一节点电连接，所述第五晶体管的第一极与所述第一时钟信号线电连接，所述第五晶体管的第二极与所述第一时钟信号线电连接。
96.可选的，所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
97.所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述第一驱动输出端电连接；
98.所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与所述第三电压线电连接。
99.可选的，所述输出电路包括第一输出晶体管和第二输出晶体管；
100.所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述第二时钟信号线电连接，所述第一输出晶体管的第二极与所述第二驱动输出端电连接；
101.所述第二输出晶体管的控制极与所述第二节点电连接，所述第二输出晶体管的第一极与所述第三电压线电连接，所述第二输出晶体管的第二极与所述第二驱动输出端电连接。
102.可选的，所述第一节点控制电路还包括第六晶体管；所述第一晶体管的第二极通过所述第六晶体管与所述第一节点电连接；
103.所述第六晶体管的控制极与第四电压线电连接，所述第六晶体管的第一极与所述第一晶体管的第二极电连接，所述第六晶体管的第二极与所述第一节点电连接。
104.在具体实施时，所述第一节点控制电路还可以包括第六晶体管，所述第一晶体管的第二极通过所述第六晶体管与所述第一节点电连接，用于防止第一节点的电位受第一晶体管的第二电极的电位的影响，稳定第二输出晶体管的控制极的电位(也即所述第一节点的电位)。
105.如图3所示，在图2所示的驱动电路的至少一实施例的基础上，
106.所述第一节点控制电路11包括第一晶体管t1、第二晶体管t2、第三晶体管t3和第六晶体管t6；
107.所述第一晶体管t1的栅极与所述第一时钟信号线ck电连接，所述第一晶体管t1的源极与所述输入端i1电连接，所述第一晶体管t1的漏极与所述第六晶体管t6的源极电连接；
108.所述第二晶体管t2的栅极与所述第二节点n2电连接，所述第二晶体管t2的源极与第二高电压线vh电连接，所述第二晶体管t2的漏极与所述第三晶体管t3的源极电连接；
109.所述第三晶体管t3的栅极与所述第二时钟信号线cb电连接，所述第三晶体管t3的漏极与所述第六晶体管t6的源极电连接；
110.所述第六晶体管t6的栅极与第二低电压线vl电连接，所述第六晶体管t6的漏极与所述第一节点n1电连接；
111.所述第二节点控制电路12包括第四晶体管t4和第五晶体管t5；
112.所述第四晶体管t4的栅极与所述第一时钟信号线ck电连接，所述第四晶体管t4的源极与所述第二低电压线vl电连接，所述第四晶体管t4的漏极与所述第二节点n2电连接；
113.所述第五晶体管t5的栅极与所述第一节点n1电连接，所述第五晶体管t5的源极与所述第一时钟信号线ck电连接，所述第五晶体管t5的漏极与所述第一时钟信号线ck电连接；
114.所述第一储能电路包括第一电容c1，所述第二储能电路包括第二电容c2；
115.所述第一电容c1的第一端与所述第一节点n1电连接，所述第一电容c1的第二端与所述第一驱动输出端gpout电连接；
116.所述第二电容c2的第一端与所述第二节点n2电连接，所述第二电容c2的第二端与所述第二高电压线vh电连接；
117.所述输出电路15包括第一输出晶体管to1和第二输出晶体管to2；
118.所述第一输出晶体管to1的栅极与所述第一节点n1电连接，所述第一输出晶体管to1的源极与所述第二时钟信号线cb电连接，所述第一输出晶体管to1的漏极与所述第二驱动输出端gnout电连接；
119.所述第二输出晶体管to2的栅极与所述第二节点n2电连接，所述第二输出晶体管to1的源极与所述第二高电压线vh电连接，所述第二输出晶体管to2的漏极与所述第二驱动输出端gnout电连接。
120.在图3所示的驱动电路的至少一实施例中，t1、t2、t3、t4、t5、t6、to1和to2可以都为p型晶体管，但不以此为限。
121.在图3所示的驱动电路的至少一实施例中，所述输入端i1可以与相邻上一级驱动电路的第一驱动输出端电连接。
122.在图3所示的驱动电路的至少一实施例中，所述第一驱动输出端gpout输出的第一驱动信号可以用于控制像素电路中的ltps(低温多晶硅)tft(薄膜晶体管)，所述第二驱动输出端gnout输出的第二驱动信号可以用于控制像素电路中的oxide(氧化物)tft。
123.如图4所示，本发明如图3所示的驱动电路的至少一实施例在工作时，驱动周期可以包括先后设置的输入阶段s1、输出阶段s2和复位阶段s3；
124.在输入阶段s1，i1提供低电压信号，ck提供低电压信号，cb提供高电压信号，t1打
开，t6打开，以将i1提供的低电压信号通过t1和t6输入第一节点n1；t4和t5打开，以使得n2的电位为低电压，t2打开，t3关断，to1和to2都打开，以使得gpout输出高电压信号，td1关断，td2打开，gnout输出低电压信号；
125.在输出阶段s2，i1提供高电压信号，ck提供高电压信号，cb提供低电压信号，t1关断，t4关断，t5打开，以使得第二节点n2与ck之间连通，使得第二节点n2的电位为高电压，t2关断，c1维持第一节点n1的电位为低电压，to1打开，to2关断，gpout与cb之间连通，gpout输出低电压信号，td1打开，td2关断，gnout与vdd之间连通，gnout输出高电压信号；
126.在复位阶段s3，i1提供高电压信号，ck提供低电压信号，cb提供高电压信号，t1打开，以使得第一节点n1的电位变为高电压，t4打开，n2的电位为低电压，to1关断，to2打开，gpout输出高电压信号，to1关断，to2打开，gnout输出低电压信号。
127.本发明实施例所述的驱动模组包括多级上述的驱动电路；
128.第一级驱动电路的输入端与起始电压线电连接；
129.除了第一级驱动电路之外，每一级所述驱动电路的输入端与相邻上一级驱动电路的第一驱动输出端电连接。
130.如图5所示，标号为g1的为第一级驱动电路，标号为g2的为第二级驱动电路，标号为g3的为第二级驱动电路，标号为gn的为第n级驱动电路，标号为gn+1的为第n+1级驱动电路，n为大于3的整数；
131.第一级驱动电路g1的输入端与起始电压线stv电连接；
132.第二级驱动电路g2的输入端与第一级驱动电路g1的第一驱动输出端gpout1电连接；
133.第三级驱动电路g2的输入端与第二级驱动电路g2的第一驱动输出端gpout2电连接；
134.第n+1级驱动电路gn+1的输入端与第n级驱动电路gn的第一驱动输出端gpoutn电连接；
135.在图5中，标号为gnout1的为第一级驱动电路g1的第二驱动输出端，标号为gnout2的为第二级驱动电路g2的第二驱动输出端，标号为gnout3的为第三级驱动电路g3的第二驱动输出端，标号为gnoutn的为第n级驱动电路gn的第二驱动输出端，标号为gnoutn+1的为第n+1级驱动电路gn+1的第二驱动输出端；标号为gpout3的为第三级驱动电路g3的第一驱动输出端，标号为gpoutn+1的为第n+1级驱动电路sn+1的第一驱动输出端。
136.在图5中，仅示出了第一级驱动电路g1与第二高电压线vh和第二低电压线vl电连接，但是在本发明至少一实施例中，所述驱动模组包括的每一级驱动电路都与第一时钟信号线ck、第二时钟信号线cb、第一高电压线vdd、第一低电压线vss、第二高电压线vh和第二低电压线vl电连接。
137.本发明实施例所述的驱动方法，应用于上述的驱动电路，驱动周期包括先后设置的输入阶段、输出阶段和复位阶段；所述驱动方法包括：
138.在输入阶段，输入端提供输入信号，第一节点控制电路在第一时钟信号的控制下，将所述输入信号写入第一节点，输出电路在所述第一节点的电位的控制下，将第二时钟信号写入第一驱动输出端；第二节点控制电路在所述第一节点的电位的控制下，控制第二节点与第一时钟信号线之间连通，所述输出电路在所述第二节点的电位的控制下，控制将第
三电压信号写入所述第一驱动输出端；第二驱动电路在所述第一驱动输出端提供的第一驱动信号的控制下，控制第二驱动输出端与所述第二电压线之间连通；
139.在输出阶段，第一储能电路维持所述第一节点的电位，第二节点控制电路在所述第一节点的电位的控制下，将第一时钟信号写入第二节点，所述输出电路在所述第一节点的电位的控制下，将所述第二时钟信号写入所述第一驱动输出端；第二驱动电路在所述第一驱动输出端提供的第一驱动信号的控制下，控制第二驱动输出端与所述第一电压线之间连通；
140.在复位阶段，第二节点控制电路在所述第一时钟信号的控制下，控制所述第二节点与所述第四电压线之间连通，所述第一节点控制电路在第一时钟信号的控制下，控制所述输入端与所述第一节点之间连通，所述输出电路在所述第二节点的电位的控制下，将所述第三电压信号写入所述第一驱动输出端；第二驱动电路在所述第一驱动输出端提供的第一驱动信号的控制下，控制第二驱动输出端与所述第二电压线之间连通。
141.在本发明实施例所述的驱动方法中，在输入阶段，将输入端提供的输入信号写入第一节点，在输出阶段，第一驱动电路控制通过第一驱动输出端输出第二时钟信号，第二驱动电路控制第二驱动输出端输出第一电压信号，在复位阶段，第一驱动电路控制所述第一驱动输出端输出第三电压信号，第二驱动电路控制所述第二驱动输出端输出第二电压信号。
142.本发明实施例所述的显示装置包括上述的驱动模组。
143.本发明至少一实施例所述的显示装置还包括多行多列像素电路；第a行第b列像素电路包括第a行第b列数据写入子电路、第a行第b列驱动子电路、第a行第b列补偿子电路、第a行第b列复位子电路和第a行第b列储能子电路；a和b为正整数；
144.所述第a行第b列数据写入子电路分别与第a行第一驱动线、第b列数据线和所述第a行第b列驱动子电路的第一端电连接，用于在所述第a行第一驱动线提供的第a行第一驱动信号的控制下，将第b列数据线提供的数据电压写入所述第a行第b列驱动子电路的第一端；
145.所述第a行第b列补偿子电路分别与第a行第二驱动线、所述第a行第b列驱动子电路的控制端和第a行第b列驱动子电路的第二端电连接，用于在所述第a行第二驱动线提供的第a行第二驱动信号的控制下，控制所述第a行第b列驱动子电路的控制端与所述第a行第b列驱动子电路的第二端之间连通；
146.所述第a行第b列复位子电路分别与第a行第二复位控制线、第一复位电压线和所述第a行第b列驱动子电路的控制端电连接，用于在所述第a行第二复位控制线提供的第a行第二复位控制信号的控制下，将所述第一复位电压线提供的第一复位电压提供至所述第a行第b列驱动子电路的控制端；
147.所述第a行第b列储能子电路与所述第a行第b列驱动子电路的控制端电连接，用于储存电能；
148.所述驱动模组包括的第m级驱动电路中的第一驱动输出端用于为所述第a行第一驱动线提供所述第a行第一驱动信号，所述驱动模组包括的第m级驱动电路中的第二驱动输出端用于为所述第a行第二驱动线提供所述第a行第二驱动信号；
149.所述驱动模组包括的第m-1级驱动电路中的第二驱动输出端用于为所述第a行第二复位控制线提供第a行第二复位控制信号。
150.在本发明至少一实施例中，第a行第b列像素电路包括第a行第b列数据写入子电路、第a行第b列驱动子电路、第a行第b列补偿子电路、第a行第b列复位子电路和第a行第b列储能子电路，第a行第n行数据写入子电路用于将第b列数据线提供的数据电压写入所述第a行第b列驱动子电路的第一端，第a行第b列补偿子电路用于在补偿阶段控制第a行第b列驱动子电路的控制端与所述第a行第b列驱动子电路的第二端之间连通，以对所述第a行第b列驱动电路包括的发光驱动晶体管的阈值电压进行补偿，所述第a行第b列复位子电路用于在复位阶段将所述第一复位电压线提供的第一复位电压提供至所述第a行第b列驱动子电路的控制端，以使得在补偿阶段开始时，所述第a行第b列驱动子电路能够在其控制端的电位的控制下，控制所述第a行第b列驱动子电路的第一端与所述第a行第b列驱动子电路的第二端之间连通。
151.在具体实施时，所述第a行第b列像素电路还可以包括第a行第b列初始化子电路、第a行第b列第一发光控制子电路、第a行第b列第二发光控制子电路和第a行第b列发光元件；
152.所述第a行第b列初始化子电路分别与第a行第一复位控制线、第二复位电压线和所述第a行第b列发光元件的第一极电连接，用于在所述第a行第一复位控制线提供的第a行第一复位控制信号的控制下，将所述第二复位电压线提供的第二复位电压写入所述第a行第b列发光元件的第一极；所述第a行第b列发光元件的第二极与第一低电压线电连接；
153.所述第a行第b列第一发光控制子电路分别与第a行发光控制线、第一高电压线和所述第a行第b列驱动子电路的第一端电连接，用于在第a行发光控制线提供的第a行发光控制信号的控制下，控制所述第一高电压线与所述第a行第b列驱动子电路的第一端之间连通；
154.所述第a行第b列第二发光控制子电路分别与第a行发光控制线、所述第a行第b列驱动子电路的第二端和所述第a行第b列发光元件的第一极电连接，用于在所述第a行发光控制信号的控制下，控制所述第a行第b列驱动子电路的第二端和所述第a行第b列发光元件的第一极之间连通；
155.所述驱动模组包括的第m-1级驱动电路中的第一驱动输出端用于为所述第a行第一复位控制线提供第a行第一复位控制信号。
156.在本发明至少一实施例中，所述第a行第b列像素电路还可以包括第a行第b列初始化子电路、第a行第b列第一发光控制子电路、第a行第b列第二发光控制子电路和第a行第b列发光元件，所述第a行第b列初始子电路可以用于在复位阶段将第二复位电压写入所述第a行第b列发光元件的第一极，以控制第a行第b列发光元件不发光；所述第a行第b列第一发光控制子电路和所述第a行第b列第二发光控制子电路用于进行发光控制。
157.在本发明至少一实施例中，所述发光元件可以为有机发光二极管，所述发光元件的第一极可以为阳极，所述发光元件的第二极可以为阴极，但不以此为限。
158.如图6所示，第a行第b列像素电路包括第a行第b列数据写入子电路61、第a行第b列驱动子电路62、第a行第b列补偿子电路63、第a行第b列复位子电路64、第a行第b列储能子电路65、第a行第b列初始化子电路66、第a行第b列第一发光控制子电路67、第a行第b列第二发光控制子电路68和第a行第b列有机发光二极管o1；a和b为正整数；
159.所述第a行第b列数据写入子电路分61别与第a行第一驱动线gate_p、第b列数据线
data和所述第a行第b列驱动子电路62的第一端电连接，用于在所述第a行第一驱动线gate_p提供的第a行第一驱动信号的控制下，将第b列数据线data提供的数据电压写入所述第a行第b列驱动子电路62的第一端；
160.所述第a行第b列补偿子电路63分别与第a行第二驱动线gate_n、所述第a行第b列驱动子电路62的控制端和第a行第b列驱动子电路62的第二端电连接，用于在所述第a行第二驱动线gate_n提供的第a行第二驱动信号的控制下，控制所述第a行第b列驱动子电路62的控制端与所述第a行第b列驱动子电路62的第二端之间连通；
161.所述第a行第b列复位子电路64分别与第a行第二复位控制线reset_n、第一复位电压线init_n和所述第a行第b列驱动子电路62的控制端电连接，用于在所述第a行第二复位控制线reset_n提供的第a行第二复位控制信号的控制下，将所述第一复位电压线init_n提供的第一复位电压提供至所述第a行第b列驱动子电路62的控制端；
162.所述第a行第b列储能子电路65与所述第a行第b列驱动子电路62的控制端电连接，用于储存电能；
163.所述第a行第b列初始化子电路66分别与第a行第一复位控制线reset_p、第二复位电压线init_p和所述第a行第b列有机发光二极管o1的阳极电连接，用于在所述第a行第一复位控制线reset_p提供的第a行第一复位控制信号的控制下，将所述第二复位电压线init_p提供的第二复位电压写入所述第a行第b列有机发光二极管o1的阳极；所述第a行第b列有机发光二极管o1的阴极与第一低电压线vss电连接；
164.所述第a行第b列第一发光控制子电路67分别与第a行发光控制线em、第一高电压线vdd和所述第a行第b列驱动子电路62的第一端电连接，用于在第a行发光控制线em提供的第a行发光控制信号的控制下，控制所述第一高电压线vdd与所述第a行第b列驱动子电路62的第一端之间连通；
165.所述第a行第b列第二发光控制子电路68分别与第a行发光控制线em、所述第a行第b列驱动子电路62的第二端和所述第a行第b列有机发光二极管o1的阳极电连接，用于在所述第a行发光控制信号的控制下，控制所述第a行第b列驱动子电路62的第二端和所述第a行第b列有机发光二极管o1的阳极之间连通；
166.所述驱动模组包括的第m级驱动电路中的第一驱动输出端用于为所述第a行第一驱动线gate_p提供所述第a行第一驱动信号，所述驱动模组包括的第m级驱动电路中的第二驱动输出端用于为所述第a行第二驱动线gate_n提供所述第a行第二驱动信号；
167.所述驱动模组包括的第m-1级驱动电路中的第二驱动输出端用于为所述第a行第二复位控制线reset_n提供第a行第二复位控制信号；
168.所述驱动模组包括的第m-1级驱动电路中的第一驱动输出端用于为所述第a行第一复位控制线reset_p提供第a行第一复位控制信号。
169.如图7所示，在图6所示的第a行第b列像素电路的至少一实施例的基础上，所述第a行第b列数据写入子电路61可以包括数据写入晶体管m1，所述第a行第b列驱动子电路62包括发光驱动晶体管m2，所述第a行第b列补偿子电路63包括补偿晶体管m3，第a行第b列复位子电路64包括复位晶体管m4，第a行第b列储能子电路65包括存储电容cst，第a行第b列初始化子电路66包括初始化晶体管m5，第a行第b列第一发光控制子电路67包括第六晶体管m6，第a行第b列第二发光控制子电路68包括第七晶体管m7；
170.m1的栅极与第a行第一驱动线gate_p电连接，m1的源极与第b列数据线data电连接，m1的漏极与第四节点n4电连接；
171.m2的栅极与第三节点n3电连接，m2的源极与所述第四节点n4电连接；
172.m3的栅极与第a行第二驱动线gate_n电连接，m3的源极与所述第三节点n3电连接，m3的漏极与m2的漏极电连接；
173.m4的栅极与第a行第二复位控制线reset_n电连接，m4的源极与所述第一复位电压线init_n电连接，m4的漏极与所述第三节点n3电连接；
174.m5的栅极与第a行第一复位控制线reset_p电连接，m5的源极与所述第二复位电压线init_p电连接，m5的漏极与第a行第b列有机发光二极管o1的阳极电连接；
175.m6的栅极与第a行发光控制线em电连接，m6的源极与第一高电压线vdd电连接，m6的漏极与第四节点n4电连接；
176.m7的栅极与第a行发光控制线em电连接，m7的源极与m2的漏极电连接，m7的漏极与o1的阳极电连接。
177.在图7所示的第a行第b列像素电路的至少一实施例中，m3和m4都为氧化物薄膜晶体管，m3和m4都为n型晶体管，m1、m2、m5、m6和m7都为低温多晶硅薄膜晶体管，m1、m2、m5、m6和m7都为p型晶体管。
178.在图7所示的第a行第b列像素电路的至少一实施例中，m3和m4为氧化物薄膜晶体管，以减少漏电，稳定第三节点n3的电位，使得在发光阶段m2能够稳定的驱动o1发光。
179.如图8所示，图7所示的第a行第b列像素电路的至少一实施例在工作时，显示周期包括先后设置的复位阶段t1、补偿阶段t2和发光阶段t3；
180.在复位阶段t1，reset_n提供高电压信号，reset_p提供低电压信号，gate_n提供低电压信号，gate_p提供高电压信号，em提供高电压信号，m4打开，以将init_n提供的第一复位电压写入第三节点n3，以使得在所述补偿阶段t2开始时，m2能够导通；m5打开，以将init_p提供的第二复位电压写入o1的阳极，以使得o1不发光，清除o1的阳极残留的电荷；
181.在补偿阶段t2，reset_n提供低电压信号，reset_p提供高电压信号，gate_n提供高电压信号，gate_p提供低电压信号，em提供高电压信号，m1打开，以将data提供的数据电压vdata写入第四节点n4，m3打开，以控制第三节点n3与m2的漏极之间连通；在补偿阶段t2开始时，m2导通，以通过vdata为cst充电，以提升第三节点n3的电位，直至m2关断，此时m2的栅极的电位变为vdata+vth，vth为m2的阈值电压；
182.在发光阶段t3，reset_n提供低电压信号，reset_p提供高电压信号，gate_n提供低电压信号，gate_p提供高电压信号，em提供低电压信号，m6和m7打开，m2驱动o1发光。
183.本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
184.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。